公开(公告)号：CN101398480B

公开(公告)日：2011-12-07

申请号：CN200810137472.6

申请日：2008-11-06

Applicant: 哈尔滨工程大学

Inventor： 司锡才 ,  朱晓 ,  张文旭

IPC: G01S7/285

Abstract: 本发明提供的是一种子带重构宽带信道化装置及子带重构宽带信道化方法。包括高速A/D1、FPGA I 2、FPGA II 3、DSP4和PLL时钟5；中频信号输入高速A/D1，高速A/D1输入FPGA I 2，FPGA I 2通过地址线和数据线与DSP4互连，FPGA I 2与FPGA II 3通过数据线互连，DSP4与FPGA II 3通过地址线和数据线互连，FPGA II 3连接PLL时钟5，PLL时钟5的输出连接高速A/D1。本发明的子带重构宽带信道化装置及信道化方法，当面对非合作信号时，即便信号中信道的个数，信道带宽，信道位置都是未知且时变的，也同样可以灵活地实现数字信道化接收。

公开(公告)号：CN101398480A

公开(公告)日：2009-04-01

申请号：CN200810137472.6

申请日：2008-11-06

Applicant: 哈尔滨工程大学

Inventor： 司锡才 ,  朱晓 ,  张文旭

IPC: G01S7/285

Abstract: 本发明提供的是一种子带重构宽带信道化装置及子带重构宽带信道化方法。包括高速A/D1、FPGA I2、FPGA II3、DSP4和PLL时钟5；中频信号输入高速A/D1，高速A/D1输入FPGA I2，FPGA I2通过地址线和数据线与DSP4互连，FPGA I2与FPGA II3通过数据线互连，DSP4与FPGA II3通过地址线和数据线互连，FPGA II3连接PLL时钟5，PLL时钟5的输出连接高速A/D1。本发明的子带重构宽带信道化装置及信道化方法，当面对非合作信号时，即便信号中信道的个数，信道带宽，信道位置都是未知且时变的，也同样可以灵活地实现数字信道化接收。