公开(公告)号：CN101308697B

公开(公告)日：2011-08-24

申请号：CN200810064901.1

申请日：2008-07-10

Applicant: 哈尔滨工业大学

Inventor： 任广辉 ,  李宝 ,  王刚毅

IPC: G11C7/10 ,  G06F5/10

Abstract: 基于SDRAM的大容量FIFO突发缓存器及数据存储方法，它涉及突发缓存领域，它解决了FIFO突发缓存容量小、价格高的问题，以及采用SDRAM存储器所带来的无法同时完成读写操作和操作效率低的缺点。本发明的SDRAM控制器是用来控制SDRAM存储器的模块，主控制器是整个系统的控制核心，负责整体的调度。输入缓存器和输出缓存器是两个小容量的FIFO，分别作为输入数据的缓冲和输出数据的缓冲，输入数据首先进入输入缓存器，当输入缓存器中的数据达到一定数量后，由主控制器将部分输入缓存器中数据导入SDRAM存储器；当输出缓存器中数据不足时，由主控制器将部分SDRAM存储器中数据导出至输出缓存器。数据的读写速率最高可达75MHz、成本低。

公开(公告)号：CN101308697A

公开(公告)日：2008-11-19

申请号：CN200810064901.1

申请日：2008-07-10

Applicant: 哈尔滨工业大学

Inventor： 任广辉 ,  李宝 ,  王刚毅

IPC: G11C7/10 ,  G06F5/10

Abstract: 基于SDRAM的大容量FIFO突发缓存器及数据存储方法，它涉及突发缓存领域，它解决了FIFO突发缓存容量小、价格高的问题，以及采用SDRAM存储器所带来的无法同时完成读写操作和操作效率低的缺点。本发明的SDRAM控制器是用来控制SDRAM存储器的模块，主控制器是整个系统的控制核心，负责整体的调度。输入缓存器和输出缓存器是两个小容量的FIFO，分别作为输入数据的缓冲和输出数据的缓冲，输入数据首先进入输入缓存器，当输入缓存器中的数据达到一定数量后，由主控制器将部分输入缓存器中数据导入SDRAM存储器；当输出缓存器中数据不足时，由主控制器将部分SDRAM存储器中数据导出至输出缓存器。数据的读写速率最高可达75MHz、成本低。