公开(公告)号：CN111652365A

公开(公告)日：2020-09-11

申请号：CN202010366873.X

申请日：2020-04-30

Applicant: 哈尔滨工业大学

Inventor： 刘冰 ,  凤雷 ,  付平 ,  李喜鹏 ,  卢学翼 ,  吴瑞东 ,  王嘉晨 ,  童启凡 ,  周彦臻 ,  谢宇轩

IPC: G06N3/08 ,  G06N3/04 ,  G06N3/063 ,  G06N5/04

Abstract: 本发明公开了一种用于加速Deep Q-Network算法的硬件架构及其设计空间探索方法。硬件架构包括：通用处理器模块负责与外部环境进行交互和实现奖励函数的计算，也负责Deep Q-Network算法经验池的维护；外部DDR存储器负责Deep Q-Network算法的经验池的存储；AXI总线接口为通用AXI总线接口结构，负责实现通用处理器与FPGA可编程逻辑模块之间控制信号和数据信号的传递与反馈；Target Q模块负责实现Target Q网络的前向推理计算；Current Q模块负责实现Current Q网络的前向推理和反向传播。本发明在高度优化FPGA硬件架构下，实现Deep Q-Network算法的实时计算。

公开(公告)号：CN112306951B

公开(公告)日：2022-03-22

申请号：CN202011252879.0

申请日：2020-11-11

Applicant: 哈尔滨工业大学

Inventor： 付平 ,  吴瑞东 ,  刘冰 ,  周彦臻 ,  高丽娜 ,  王宾涛 ,  陈浩林

IPC: G06F15/78 ,  G06F16/36 ,  G06K9/62 ,  G06N3/04 ,  G06N3/08

Abstract: 本发明是一种基于FPGA的CNN‑SVM资源高效型加速架构。本发明涉及嵌入式目标分类、检测技术领域，本发明所述架构包括处理器系统和可编程逻辑系统；所述CNN‑SVM流式架构加速器基于通用的加速算子结构，所述加速算子结构为多个乘累加MAC节点组成的二维阵列，该加速架构可以充分利用数据重用特性，并适用于CNN‑SVM混合算法中包括CNN，FC全连接层和SVM在内的不同类型的层。此外，加速架构中设计的通用算子的流水线间隔可以保持在单个时钟周期从而可以提高加速器的计算效率。

公开(公告)号：CN112306951A

公开(公告)日：2021-02-02

申请号：CN202011252879.0

申请日：2020-11-11

Applicant: 哈尔滨工业大学

Inventor： 付平 ,  吴瑞东 ,  刘冰 ,  周彦臻 ,  高丽娜 ,  王宾涛 ,  陈浩林

IPC: G06F15/78 ,  G06F16/36 ,  G06K9/62 ,  G06N3/04 ,  G06N3/08

Abstract: 本发明是一种基于FPGA的CNN‑SVM资源高效型加速架构。本发明涉及嵌入式目标分类、检测技术领域，本发明所述架构包括处理器系统和可编程逻辑系统；所述CNN‑SVM流式架构加速器基于通用的加速算子结构，所述加速算子结构为多个乘累加MAC节点组成的二维阵列，该加速架构可以充分利用数据重用特性，并适用于CNN‑SVM混合算法中包括CNN，FC全连接层和SVM在内的不同类型的层。此外，加速架构中设计的通用算子的流水线间隔可以保持在单个时钟周期从而可以提高加速器的计算效率。

公开(公告)号：CN111652365B

公开(公告)日：2022-05-17

申请号：CN202010366873.X

申请日：2020-04-30

Applicant: 哈尔滨工业大学

Inventor： 刘冰 ,  凤雷 ,  付平 ,  李喜鹏 ,  卢学翼 ,  吴瑞东 ,  王嘉晨 ,  童启凡 ,  周彦臻 ,  谢宇轩

IPC: G06N3/08 ,  G06N3/04 ,  G06N3/063 ,  G06N5/04

Abstract: 本发明公开了一种用于加速Deep Q‑Network算法的硬件架构及其设计空间探索方法。硬件架构包括：通用处理器模块负责与外部环境进行交互和实现奖励函数的计算，也负责Deep Q‑Network算法经验池的维护；外部DDR存储器负责Deep Q‑Network算法的经验池的存储；AXI总线接口为通用AXI总线接口结构，负责实现通用处理器与FPGA可编程逻辑模块之间控制信号和数据信号的传递与反馈；Target Q模块负责实现Target Q网络的前向推理计算；Current Q模块负责实现Current Q网络的前向推理和反向传播。本发明在高度优化FPGA硬件架构下，实现Deep Q‑Network算法的实时计算。