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公开(公告)号：CN119943116A
公开(公告)日：2025-05-06
申请号：CN202410820798.8
申请日：2024-06-24
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种记忆体电路及其操作方法，记忆体电路包括：包含多个记忆体单元的一记忆体阵列，所述多个记忆体单元在多个字线上方且沿着一位元线配置；及一控制器，其操作性地耦接至该记忆体阵列且包含一RC侦测器。该RC侦测器用以在一第二追踪信号过渡至上升之后且在一第三追踪信号过渡至上升之前使一第一追踪信号下降的一时序提前。该第一追踪信号传导穿过一第一追踪接线，该第二追踪信号经提供以传导穿过一第二追踪接线，且该第三追踪信号传导穿过该第二追踪接线。
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公开(公告)号：CN116486873A
公开(公告)日：2023-07-25
申请号：CN202310055758.4
申请日：2023-01-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 揭示一种记忆体装置及其操作方法以及记忆体系统。在一个态样中，记忆体装置包括连接至记忆体阵列的多个记忆体单元的位元线，位元线具有第一长度。记忆体装置包括具有基于记忆体阵列的大小决定的第二长度的第一可程序位元线，及连接至位元线及第一可程序位元线的电荷共享电路。电荷共享电路用以将电荷自位元线转移至第一可程序位元线。记忆体装置包括连接至第一可程序位元线的放电电路，放电电路用以对第一可程序位元线中的储存电荷放电。
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公开(公告)号：CN104425006A
公开(公告)日：2015-03-18
申请号：CN201310547975.1
申请日：2013-11-06
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413
CPC classification number: G11C5/06 , G11C7/12 , G11C8/08 , G11C8/10 , G11C11/418 , G11C2213/71 , G11C2213/78
Abstract: 本发明公开了一种新型静态随机存取存储（SRAM）器件，包括：多个存储器阵列层，其中的一层垂直地设置在另一层的上方；设置在每个存储器阵列层上的层译码器电路；设置在每个层阵列层上的字线驱动器电路；多个互补位线对，每个互补位线对都垂直地延伸以连接每个存储器阵列层中的存储单元。每个存储器阵列层都包括设置在其上的多个存储单元和字线。每根字线都连接至其所在的存储器阵列层上的多个存储单元。每个层译码器电路都被配置为对SRAM地址的一部分进行译码，以选择存储单元所在的存储器阵列层，如果SRAM地址与层译码器电路所在的存储器阵列层上的存储单元相对应。每个字线驱动器电路都被配置为驱动其所在的存储器阵列层上的字线。
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公开(公告)号：CN117409825A
公开(公告)日：2024-01-16
申请号：CN202310966079.2
申请日：2023-08-02
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种记忆体装置、感测放大器系统以及记忆体阵列操作方法，记忆体装置包括具有连接至区域位元线及字元线的记忆体单元的记忆体组。第一区域数据闩锁连接至区域位元线，并具有用以接收第一区域时脉信号的启用端子。字元线闩锁用以闩锁字元线选择信号，并具有用以接收第二区域时脉信号的启用端子。第一全域数据闩锁通过全域位元线连接至第一区域数据闩锁，且第一全域数据闩锁具有用以接收全域时脉信号的启用端子。全域地址闩锁连接至字元线闩锁，并具有用以接收全域时脉信号的启用端子。组选择闩锁用以闩锁组选择信号，并具有用以接收第二区域时脉信号的启用端子。
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公开(公告)号：CN110830028B
公开(公告)日：2023-06-23
申请号：CN201910609307.4
申请日：2019-07-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185 , G11C11/412
Abstract: 电平转换器被配置为接收第一电压域的输入信号并输出第二电压域的输出信号。输入端子被配置为接收第一电压域的输入信号。第一感测电路被配置为将输入信号从第一电压域转换为第二电压域，并且第二感测电路被配置为将输入信号从第一电压域转换为第二电压域。使能电路被配置为响应于使能信号而使相应的第一和第二输出端子处的第一和第二输出信号的电压电平均衡。第一和第二感测电路被配置为响应于使能信号和输入信号而在第一和第二输出端子处输出第二电压域的互补输出信号。本发明的一些实施例还提供了电平转换方法和电平转换系统。
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Patent Agency Ranking
公开(公告)号：CN113889469A
公开(公告)日：2022-01-04
申请号：CN202110102099.6
申请日：2021-01-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种集成电路(IC)结构包括第一晶体管和第二晶体管。第一晶体管包含第一有源区域和安置在第一有源区域上的第一栅极，其中，第一栅极沿平行于第一有源区域的纵向方向的第一方向具有第一有效栅极长度。第二晶体管包含第二有源区域和安置在第二有源区域上的第二栅极，并且包含沿第一方向布置并且彼此分离的多个栅极结构，其中，第二栅极沿第一方向具有第二有效栅极长度，第二有效栅极长度是第一有效栅极长度的n倍，并且n为大于1的正整数。根据本申请的其他实施例，还提供了形成集成电路结构的方法。
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公开(公告)号：CN107204767A
公开(公告)日：2017-09-26
申请号：CN201611072621.6
申请日：2016-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
CPC classification number: H03K19/018521 , H03K19/018507
Abstract: 本发明实施例揭露一种新颖电平移位器。所述电平移位器的电路包含八个MOD晶体管及一电容器，第一MOS晶体管具有耦合到第一预定供应电压VDDM的源极，第二MOS晶体管具有耦合到第一预定供应电压VDDM的源极，第三MOS晶体管具有耦合到所述第一MOS晶体管的漏极的源极，第四MOS晶体管具有耦合到所述第二MOS晶体管的漏极的源极，第五MOS晶体管具有耦合到所述第三MOS晶体管的漏极及所述第二MOS晶体管的栅极的源极，以及耦合到所述第三MOS晶体管的栅极及输入节点的栅极，以及耦合到接地的漏极，第六MOS晶体管具有耦合到所述第四MOS晶体管的漏极及所述第一MOS晶体管的栅极以及输出节点的源极。
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公开(公告)号：CN106560895A
公开(公告)日：2017-04-12
申请号：CN201610750177.2
申请日：2016-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G06F17/50
Abstract: 存储器器件包括：用于控制存储器器件的读操作或写操作的跟踪控制电路。跟踪控制电路包括多个跟踪单元，其中，跟踪单元的时序特性仿真位单元在存储器器件的写操作或读操作期间的时序特性。存储器器件还包括：用于配置跟踪控制电路的跟踪单元的数量的至少两条参考字线；和配置为激活至少两条参考字线中的一条或多条的选择电路。本发明的实施例还提供了能够在多种低压下工作而不降低性能的SRAM器件及其方法。
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公开(公告)号：CN114974352A
公开(公告)日：2022-08-30
申请号：CN202110944807.0
申请日：2021-08-17
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C7/06 , G11C7/10
Abstract: 一种记忆体装置及其操作该记忆体装置的方法，记忆体装置包括多个记忆体阵列和控制器其具有多个缓冲器，这些缓冲器包括连接到第一记忆体阵列的第一缓冲器和连接到第二记忆体阵列的第二缓冲器，第一和第二记忆体阵列设置在控制器的相对两侧。记忆体装置可包括第一导线，在第一方向上延伸且连接到第一缓冲器；第二导线，在第一方向上延伸且连接到第二缓冲器；以及第三导线，连接到第一导线和第二导线，且电性连接到控制器，而第一导线和第二导线有基本上相同的长度。
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公开(公告)号：CN114927531A
公开(公告)日：2022-08-19
申请号：CN202210111660.1
申请日：2022-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118
Abstract: 本发明的实施例公开了组合电路、集成电路及其制造方法。诸如集成电路器件的电路器件由包括两个或更多个级联晶体管以及布置在级联晶体管上方的一个或多个金属层的组合电路构成。级联晶体管包括多个内部节点(例如，公共源极/漏极区)。多个内部节点不连接到一个或多个金属层中的公共金属带(相同的金属带)。内部节点和公共金属带之间不存在连接，可以减少或消除内部节点上的负载。级联晶体管中的晶体管彼此独立。
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