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公开(公告)号：CN109786253B
公开(公告)日：2022-06-07
申请号：CN201811348935.3
申请日：2018-11-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L21/28
Abstract: 本发明实施例涉及具有减小的电容的栅极间隔件的FinFET器件以及用于形成FinFET器件的方法。具体地，根据本公开的FinFET器件包括由两次或更多次沉积形成的栅极间隔件。通过在不同的工艺时间沉积第一材料和第二材料来形成栅极间隔件，以降低栅极结构之间的寄生电容以及在源极/漏极区域的外延生长之后引入的接触。本发明实施例涉及一种半导体器件及其形成方法。
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公开(公告)号：CN111128733A
公开(公告)日：2020-05-08
申请号：CN201910671535.4
申请日：2019-07-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/8238
Abstract: 一种半导体元件的制造方法包括以下步骤。在半导体基板上方形成栅极堆叠。在栅极堆叠的侧壁上形成第一间隔层。在第一间隔层上方形成牺牲间隔膜。在半导体基板上形成磊晶结构。在牺牲间隔膜上执行蚀刻制程以在第一间隔层与磊晶结构之间形成间隙。牺牲间隔膜的外部具有与在执行蚀刻制程之后牺牲间隔膜的内部相比较高的最顶端。方法进一步包括形成第二间隔层以密封在磊晶结构与第一间隔层之间的间隙。
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公开(公告)号：CN108735674A
公开(公告)日：2018-11-02
申请号：CN201711154645.0
申请日：2017-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8244 , H01L21/336 , H01L29/10
CPC classification number: H01L27/1104 , H01L21/0273 , H01L21/30604 , H01L21/31111 , H01L21/31144 , H01L21/823418 , H01L21/823431 , H01L21/823437 , H01L27/1116 , H01L29/6656 , H01L29/66636
Abstract: 一种方法包括蚀刻第一半导体鳍和第二半导体鳍以形成第一凹槽。第一半导体鳍和第二半导体鳍具有第一距离。蚀刻第三半导体鳍和第四半导体鳍以形成第二凹槽。第三半导体鳍和第四半导体鳍具有等于或小于第一距离的第二距离。实施外延以同时从第一凹槽生长第一外延半导体区和从第二凹槽生长第二外延半导体区。第一外延半导体区彼此合并，并且第二外延半导体区彼此分离。本发明实施例涉及用于源极/漏极外延区的灵活合并方案。
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公开(公告)号：CN115497876A
公开(公告)日：2022-12-20
申请号：CN202210842604.5
申请日：2022-07-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L29/06 , H01L21/336 , H01L29/78
Abstract: 提供半导体结构的制造方法。根据本公开的范例性方法包含接收鳍状结构，鳍状结构包含第一通道区与第二通道区及第一虚设栅极结构与第二虚设栅极结构，第一虚设栅极结构与第二虚设栅极结构分别设置于第一通道区与第二通道区的上方。此方法也包含将第一虚设栅极结构的一部分、第一通道区的一部分与基板在第一虚设栅极结构下方的一部分移除以形成沟槽，在沟槽中形成混合介电部件，将混合介电部件的一部分移除以形成空气间隙，将空气间隙密封，以及将空气间隙密封后，以栅极堆叠取代第二虚设栅极结构。
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公开(公告)号：CN106992154B
公开(公告)日：2020-05-15
申请号：CN201610907124.7
申请日：2016-10-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8238 , H01L29/78 , H01L27/092 , H01L29/161
Abstract: 在半导体器件的制造中，形成第一半导体层和第二半导体层的堆叠件。通过图案化第一半导体层和第二半导体层形成鳍结构。在鳍结构的底部分上形成覆盖层以覆盖鳍结构的底部的侧壁和鳍结构的上部的侧壁的底部分。形成绝缘层，从而使得鳍结构嵌入在绝缘层内。去除上部的部分，从而在绝缘层中形成开口。在开口中的第二半导体层的剩余的层上形成第三半导体层。使绝缘层凹进，从而使得从绝缘层暴露第三半导体层的部分，并且形成栅极结构。本发明的实施例还涉及半导体器件及其制造方法。
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Patent Agency Ranking
公开(公告)号：CN110957266A
公开(公告)日：2020-04-03
申请号：CN201910894266.8
申请日：2019-09-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种集成电路的制造方法，包括：提供元件结构包括基底，在基底上的源极/漏极部件，在基底上的栅极堆叠，于源极/漏极部件上方的接触孔，以及于源极/漏极部件上方并在栅极堆叠和接触孔之间的虚置部件。制造方法还包括：在接触孔中形成接触插塞，并电性耦合至源极/漏极部件，在形成接触插塞后，选择性移除虚置部件，以形成气隙延伸高于栅极堆叠顶面。制造方法还包括：于接触插塞上方形成密封层，并覆盖气隙。
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公开(公告)号：CN107464756A
公开(公告)日：2017-12-12
申请号：CN201710356832.0
申请日：2017-05-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/7851 , H01L21/31111 , H01L29/045 , H01L29/0649 , H01L29/0847 , H01L29/41791 , H01L29/45 , H01L29/66795 , H01L29/66803 , H01L29/7848 , H01L29/785
Abstract: 一种形成半导体器件的方法，包括在衬底上形成鳍并在鳍上形成源极/漏极区。该方法还包括在源极/漏极区上形成掺杂的金属硅化物层，并且在掺杂的金属硅化物和源极/漏极区之间形成过饱和掺杂界面。一个示例性的益处包括减小了金属硅化物层和源极/漏极区之间的接触电阻。本发明实施例通常涉及半导体器件及其形成方法。
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公开(公告)号：CN114823542A
公开(公告)日：2022-07-29
申请号：CN202210448602.8
申请日：2017-11-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8244 , H01L21/336 , H01L29/10
Abstract: 一种方法包括蚀刻第一半导体鳍和第二半导体鳍以形成第一凹槽。第一半导体鳍和第二半导体鳍具有第一距离。蚀刻第三半导体鳍和第四半导体鳍以形成第二凹槽。第三半导体鳍和第四半导体鳍具有等于或小于第一距离的第二距离。实施外延以同时从第一凹槽生长第一外延半导体区和从第二凹槽生长第二外延半导体区。第一外延半导体区彼此合并，并且第二外延半导体区彼此分离。本发明实施例涉及用于源极/漏极外延区的灵活合并方案。
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公开(公告)号：CN112234059A
公开(公告)日：2021-01-15
申请号：CN202010401821.1
申请日：2020-05-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本公开提供半导体装置及其形成方法。根据一实施例的半导体装置包含第一栅极堆叠、第二栅极堆叠、设置在第一栅极堆叠和第二栅极堆叠之间的第一源极/漏极部件以及在第一源极/漏极部件上方并与第一源极/漏极部件电耦合的源极/漏极接触件。源极/漏极接触件与第一栅极堆叠和第二栅极堆叠中的每一个由设置在源极/漏极接触件的侧壁上的内间隔物、第一气隙、第一栅极间隔物和第二气隙隔开，第一气隙和第二气隙由第一栅极间隔物隔开。
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公开(公告)号：CN111129148A
公开(公告)日：2020-05-08
申请号：CN201911053141.9
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 一种半导体装置的形成方法，包括：提供第一晶体管，其包含第一栅极结构以及与第一栅极结构相邻的源极/漏极结构。沿着位于源极/漏极结构上的接点开口的侧壁表面形成空洞。在形成空洞之后，沉积牺牲层于空洞中包含的接点开口的侧壁表面与下表面上，其中牺牲层填入空洞。沿着接点开口的下表面移除牺牲层的第一部分，以露出源极/漏极结构的一部分。形成金属插塞于露出的源极/漏极结构的部分上。移除牺牲层的保留部分，以形成气隙于金属插塞与第一栅极结构之间。之后沉积密封层于气隙上，以形成气隙间隔物。
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