公开(公告)号：CN111243959B

公开(公告)日：2023-10-10

申请号：CN201911193305.8

申请日：2019-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴钧雄 ,  沈冠杰

IPC: H01L21/336 ,  H01L29/78

Abstract: 在制造半导体器件的方法中，在衬底上方形成具有底部部分和位于底部部分上的上部部分的鳍结构。修整底部部分，使得底部部分的最上部的宽度小于上部部分的宽度。修整上部部分的底部端角以减小上部部分的底部处的上部部分的宽度。形成隔离绝缘层，使得上部部分从隔离绝缘层突出。形成伪栅极结构。形成源极/漏极结构。在伪栅极结构和源极/漏极结构上方形成层间介电层。用金属栅极结构替换伪栅极结构。本发明的实施例还涉及半导体器件。

公开(公告)号：CN107452744A

公开(公告)日：2017-12-08

申请号：CN201710301060.0

申请日：2017-05-02

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴钧雄 ,  金雅琴 ,  林崇荣

IPC: H01L27/11517 ,  H01L27/11521 ,  H01L27/11551

CPC classification number: H01L29/7883 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11526 ,  H01L29/785 ,  H01L29/7881 ,  H01L27/11517 ,  H01L27/11521 ,  H01L27/11551

Abstract: 本发明描述了一种非易失性存储单元。非易失性存储单元包括衬底、绝缘体、浮栅和控制栅极。衬底具有鳍。绝缘体位于衬底的上方，其中，鳍位于绝缘体之间。浮栅位于鳍和绝缘体的上方。控制栅极位于绝缘体上的浮栅的上方且包括位于浮栅的侧壁上方的第一接触槽中的至少一个。本发明还描述了一种非易失性存储器。

公开(公告)号：CN111243959A

公开(公告)日：2020-06-05

申请号：CN201911193305.8

申请日：2019-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 吴钧雄 ,  沈冠杰

IPC: H01L21/336 ,  H01L29/78

Abstract: 在制造半导体器件的方法中，在衬底上方形成具有底部部分和位于底部部分上的上部部分的鳍结构。修整底部部分，使得底部部分的最上部的宽度小于上部部分的宽度。修整上部部分的底部端角以减小上部部分的底部处的上部部分的宽度。形成隔离绝缘层，使得上部部分从隔离绝缘层突出。形成伪栅极结构。形成源极/漏极结构。在伪栅极结构和源极/漏极结构上方形成层间介电层。用金属栅极结构替换伪栅极结构。本发明的实施例还涉及半导体器件。