公开(公告)号：CN1759509A

公开(公告)日：2006-04-12

申请号：CN200480006569.3

申请日：2004-04-19

Applicant: 古河电气工业株式会社 ,  三井化学株式会社

Inventor： 山田由美 ,  和泉亮

IPC: H01S5/16

CPC classification number: H01S5/162 ,  H01S5/028

Abstract: 一种半导体元件的制造方法，其制造含有混晶化的区域的半导体元件，其包括：在与窗结构(14)对应的部分形成混晶化促进膜(8)的工序；利用催化剂CVD法在窗结构(14)以外的部分至少形成保护膜(9)的工序；通过热处理对窗结构(14)部分进行混晶化的工序，由此，仅将窗结构等的要局部混晶化的部分混晶化，不影响其它不混晶化的部分，而制造半导体激光元件等半导体元件，制造出高功率、寿命长且可靠性高的半导体元件。

公开(公告)号：CN1922771A

公开(公告)日：2007-02-28

申请号：CN200480041586.0

申请日：2004-12-15

Applicant: 古河电气工业株式会社 ,  三井化学株式会社

Inventor： 山田由美

IPC: H01S5/16

CPC classification number: H01S5/16 ,  B82Y20/00 ,  H01S5/162 ,  H01S5/168 ,  H01S5/2004 ,  H01S5/2009 ,  H01S5/2072 ,  H01S5/34313 ,  Y10S438/962

Abstract: 提供一种制造半导体器件的方法，其通过防止在窗结构形成时产生热的负面影响，制造具有高输出功率和极好长期可靠性的半导体器件。该方法包括：第一步骤，在半导体衬底1上形成包含至少一层由量子势阱活性层组成的活性层4b的预定的半导体层2至9；第二步骤，在半导体层2至9表面上的第一部分上形成第一介电膜10；第三步骤，在半导体层2至9表面上的第二部分上形成第二介电膜12，第二介电膜12由与第一介电膜10相同的材料制成并具有低于第一介电膜10的密度；和第四步骤，对包含半导体层2至9、第一介电膜10和第二介电膜12的多层体进行热处理，以使第二介电膜12下面的量子势阱层无序化。

公开(公告)号：CN100449891C

公开(公告)日：2009-01-07

申请号：CN200480041586.0

申请日：2004-12-15

Applicant: 古河电气工业株式会社

Inventor： 山田由美

IPC: H01S5/16

CPC classification number: H01S5/16 ,  B82Y20/00 ,  H01S5/162 ,  H01S5/168 ,  H01S5/2004 ,  H01S5/2009 ,  H01S5/2072 ,  H01S5/34313 ,  Y10S438/962

Abstract: 提供一种制造半导体器件的方法，其通过防止在窗结构形成时产生热的负面影响，制造具有高输出功率和极好长期可靠性的半导体器件。该方法包括：第一步骤，在半导体衬底1上形成包含至少一层由量子势阱活性层组成的活性层4b的预定的半导体层2至9；第二步骤，在半导体层2至9表面上的第一部分上形成第一介电膜10；第三步骤，在半导体层2至9表面上的第二部分上形成第二介电膜12，第二介电膜12由与第一介电膜10相同的材料制成并具有低于第一介电膜10的密度；和第四步骤，对包含半导体层2至9、第一介电膜10和第二介电膜12的多层体进行热处理，以使第二介电膜12下面的量子势阱层无序化。

公开(公告)号：CN100407524C

公开(公告)日：2008-07-30

申请号：CN200480006569.3

申请日：2004-04-19

Applicant: 古河电气工业株式会社

Inventor： 山田由美 ,  和泉亮

IPC: H01S5/16

CPC classification number: H01S5/162 ,  H01S5/028

Abstract: 一种半导体元件的制造方法，其制造含有混晶化的区域的半导体元件，其包括：在与窗结构(14)对应的部分形成混晶化促进膜(8)的工序；利用催化剂CVD法在窗结构(14)以外的部分至少形成保护膜(9)的工序；通过热处理对窗结构(14)部分进行混晶化的工序，由此，仅将窗结构等的要局部混晶化的部分混晶化，不影响其它不混晶化的部分，而制造半导体激光元件等半导体元件，制造出高功率、寿命长且可靠性高的半导体元件。