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公开(公告)号：CN115295065A
公开(公告)日：2022-11-04
申请号：CN202211224306.6
申请日：2022-10-09
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明涉及超大规模集成电路可测性设计领域，公开了一种基于灵活可配置模块的芯粒测试电路，电路核心结构位于中介层，包括灵活可配置模块FCM、控制信号配置模块和测试状态控制模块；FCM采用双路斜对称结构，实现水平方向及垂直方向的数据传输；控制信号配置模块连接所有FCM的控制信号，控制着所有FCM的数据传输方向以及导通和截断状态；测试状态控制模块控制着FCM和控制信号配置模块内部数据的移位和更新操作。本发明可满足多种场景芯粒的测试需求，实现对原有DFT测试逻辑的复用，满足芯粒即插即用的策略，提升测试的灵活性和可控性。
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公开(公告)号：CN115295065B
公开(公告)日：2022-12-13
申请号：CN202211224306.6
申请日：2022-10-09
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
Abstract: 本发明涉及超大规模集成电路可测性设计领域，公开了一种基于灵活可配置模块的芯粒测试电路，电路核心结构位于中介层，包括灵活可配置模块FCM、控制信号配置模块和测试状态控制模块；FCM采用双路斜对称结构，实现水平方向及垂直方向的数据传输；控制信号配置模块连接所有FCM的控制信号，控制着所有FCM的数据传输方向以及导通和截断状态；测试状态控制模块控制着FCM和控制信号配置模块内部数据的移位和更新操作。本发明可满足多种场景芯粒的测试需求，实现对原有DFT测试逻辑的复用，满足芯粒即插即用的策略，提升测试的灵活性和可控性。
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公开(公告)号：CN114578217B
公开(公告)日：2022-08-09
申请号：CN202210485039.1
申请日：2022-05-06
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G01R31/28
Abstract: 本发明公开一种可控的Chiplet串行测试电路，属于半导体器件在制造或处理过程中的测试或测量的技术领域。该测试电路包括主控测试模块、从控测试模块、时钟控制模块、输出模块，主控测试模块由测试访问端口模块、段插入位模块、测试数据寄存器模块组成，通过主控测试模块生成测试控制信号，从控测试模块接收到测试控制信号后分别控制从控芯粒的测试输入信号。同时，测试控制信号输入至时钟控制模块，得到从控芯粒的时钟信号。测试输出模块的输出信号由测试控制信号确定。该测试电路利用外部测试端口直接控制多芯粒集成电路的内部测试信号，实现对芯粒测试选择以及最终测试输出，保证各芯粒测试的有效性及独立性。
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公开(公告)号：CN114578217A
公开(公告)日：2022-06-03
申请号：CN202210485039.1
申请日：2022-05-06
Applicant: 南京邮电大学 , 南京邮电大学南通研究院有限公司
IPC: G01R31/28
Abstract: 本发明公开一种可控的Chiplet串行测试电路，属于半导体器件在制造或处理过程中的测试或测量的技术领域。该测试电路包括主控测试模块、从控测试模块、时钟控制模块、输出模块，主控测试模块由测试访问端口模块、段插入位模块、测试数据寄存器模块组成，通过主控测试模块生成测试控制信号，从控测试模块接收到测试控制信号后分别控制从控芯粒的测试输入信号。同时，测试控制信号输入至时钟控制模块，得到从控芯粒的时钟信号。测试输出模块的输出信号由测试控制信号确定。该测试电路利用外部测试端口直接控制多芯粒集成电路的内部测试信号，实现对芯粒测试选择以及最终测试输出，保证各芯粒测试的有效性及独立性。
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Patent Agency Ranking
公开(公告)号：CN112595966A
公开(公告)日：2021-04-02
申请号：CN202110233827.7
申请日：2021-03-03
Applicant: 南京邮电大学
IPC: G01R31/3177 , G01R31/3185
Abstract: 本发明提供一种基于IEEE 1687标准Chiplet电路测试方法，所述技术包含以下步骤：1）读取所有设计的ICL和PDL，使用ICL和PDL对完整的芯片进行建模；2）执行IEEE 1687设计规则检查，以验证指令和其他组件(如SIB等)是否正确地连接到设计的各个层次；3）进行芯粒到芯片的测试向量重定向，生成用于测试芯片的测试向量；4）将生成的重新定向的IEEE 1687 PDL转换为testbench和标准测试矢量格式；本发明提供的Chiplet测试技术，可以实现测试向量重定向到芯片，并且测试结构更加灵活，可以在不增加面积成本的情况下提高测试有效性。
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公开(公告)号：CN112666451A
公开(公告)日：2021-04-16
申请号：CN202110273673.4
申请日：2021-03-15
Applicant: 南京邮电大学
IPC: G01R31/28 , G06F30/367
Abstract: 本发明公开了一种集成电路扫描测试向量生成方法，包括，读入网表文件，生成故障列表，随机测试向量生成模块启动，随机生成测试向量并删除所覆盖到的故障，生成新故障列表；启动基于伪分布式系统的MapReduce框架，分别在映射阶段和化简阶段对所述新故障列表执行自动测试向量生成和故障仿真操作；进行所述故障仿真时，消除冗余测试向量和精准控制覆盖率模块启动，将所述冗余测试向量舍去；若使能所述精准控制覆盖率模块，则判断所述测试向量的生成过程是否满足设定阈值，若满足，则自动停止。达到大幅减少测试成本的目的，通过实验分析，证明了本发明方法在时间及测试向量数量上得到大幅度的减少。
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公开(公告)号：CN115020266A
公开(公告)日：2022-09-06
申请号：CN202210931419.3
申请日：2022-08-04
Applicant: 南京邮电大学
IPC: H01L21/66
Abstract: 本发明公开一种2.5D Chiplet绑定后测试电路，属于半导体器件在制造或处理过程中的测试或测量的技术领域。该绑定后测试电路包括中介层专用TAP控制器、中介层测试接口电路和芯粒测试输出控制电路。中介层专用TAP控制器新增芯粒测试配置寄存器及其对应指令。中介层测试接口电路利用芯粒测试配置寄存器输出控制信号选择中介层和芯粒之间测试信号通道的开启或关闭。芯粒测试输出控制电路利用芯粒测试配置寄存器输出控制信号控制中介层上芯粒的测试数据输出。本发明满足2.5D芯粒的绑定后测试要求，可以自定义地选择单个或多个芯粒进行绑定后测试，不需修改芯粒原始的测试结构，通过中介层上的一组通用JTAG端口即可实现。
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公开(公告)号：CN112666451B
公开(公告)日：2021-06-29
申请号：CN202110273673.4
申请日：2021-03-15
Applicant: 南京邮电大学
IPC: G01R31/28 , G06F30/367
Abstract: 本发明公开了一种集成电路扫描测试向量生成方法，包括，读入网表文件，生成故障列表，随机测试向量生成模块启动，随机生成测试向量并删除所覆盖到的故障，生成新故障列表；启动基于伪分布式系统的MapReduce框架，分别在映射阶段和化简阶段对所述新故障列表执行自动测试向量生成和故障仿真操作；进行所述故障仿真时，消除冗余测试向量和精准控制覆盖率模块启动，将所述冗余测试向量舍去；若使能所述精准控制覆盖率模块，则判断所述测试向量的生成过程是否满足设定阈值，若满足，则自动停止。达到大幅减少测试成本的目的，通过实验分析，证明了本发明方法在时间及测试向量数量上得到大幅度的减少。
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公开(公告)号：CN115020266B
公开(公告)日：2022-11-04
申请号：CN202210931419.3
申请日：2022-08-04
Applicant: 南京邮电大学
IPC: H01L21/66
Abstract: 本发明公开一种2.5D Chiplet绑定后测试电路，属于半导体器件在制造或处理过程中的测试或测量的技术领域。该绑定后测试电路包括中介层专用TAP控制器、中介层测试接口电路和芯粒测试输出控制电路。中介层专用TAP控制器新增芯粒测试配置寄存器及其对应指令。中介层测试接口电路利用芯粒测试配置寄存器输出控制信号选择中介层和芯粒之间测试信号通道的开启或关闭。芯粒测试输出控制电路利用芯粒测试配置寄存器输出控制信号控制中介层上芯粒的测试数据输出。本发明满足2.5D芯粒的绑定后测试要求，可以自定义地选择单个或多个芯粒进行绑定后测试，不需修改芯粒原始的测试结构，通过中介层上的一组通用JTAG端口即可实现。
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