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公开(公告)号：CN108347249A
公开(公告)日：2018-07-31
申请号：CN201810113729.8
申请日：2018-02-05
Applicant: 华南理工大学
Abstract: 本发明公开了本发明一种低功耗逐次逼近型模数转换电路及其控制方法，电路包括比较器、数模转换器和逐次逼近逻辑单元，比较器能在输出比较结果后输出锁存就绪信号，并控制逐次逼近逻辑单元在比较结果产生后立即更新数字编码输出，使数模转换器在比较结果产生后更新输出，同时控制比较器复位，将数模转换器更新输出步骤提前在比较器比较步骤之前发生，有效避免了比较器中的前置放大器因应对数模转换器输出波动而需要提高速度要求的问题，有效降低了比较器中前置放大器的速度要求，并减小前置放大器的偏置电流，从而减小比较器的功耗，达到降低逐次逼近型模数转换电路功耗的目的。本发明可广泛应用于模数转换技术领域。
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公开(公告)号：CN111277270B
公开(公告)日：2023-05-23
申请号：CN202010204589.2
申请日：2020-03-22
Applicant: 华南理工大学
Abstract: 本发明公开了一种高速逐次逼近型模数转换电路及DAC权重分配方法，所述电路包括比较器、数模转换器和逐次逼近逻辑电路；所述比较器的正相输入端连接第一数模转换电容阵列的输出，反相输入端连接第二数模转换电容阵列的输出，复位输入端与异步时钟产生电路输出端连接，比较器输出比较结果、锁存就绪信号和比较时钟；所述逐次逼近逻辑电路的时钟输入端连接时钟信号，比较结果输入端连接比较器的比较结果输出，锁存就绪信号输入端连接比较器的锁存就绪信号输出；逐次逼近逻辑电路输出数字编码与数模转换器连接。所述方法包括以下步骤：1.重组电容阵列；2.将重组后的转换成单调电容开关时序的电容阵列。
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Patent Agency Ranking
公开(公告)号：CN111464185B
公开(公告)日：2022-04-22
申请号：CN202010204595.8
申请日：2020-03-22
Applicant: 华南理工大学
IPC: H03M1/38
Abstract: 本发明公开了一种异步时钟产生电路及其实现方法，所述异步时钟产生电路包括第一或非电路、第二或非电路和与非门电路；其中第一或非门的输入端作为异步时钟产生电路的第一输入端；第一或非电路的输出端连接与非电路的第一个输入端；第二或非电路的输入端作为异步时钟产生电路的第二输入端；第二或非电路的输出端连接与非门电路的第二个输入端；与非电路的输出端作为异步时钟产生电路的输出端。
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公开(公告)号：CN111277271A
公开(公告)日：2020-06-12
申请号：CN202010204599.6
申请日：2020-03-22
Applicant: 华南理工大学
IPC: H03M1/46
Abstract: 本发明公开了一种低功耗逐次逼近型模数转换电路及时序安排方法，其中电路逐次逼近型模数转换包括比较器、数模转换器和逐次逼近逻辑电路；比较器包括前置放大器、动态锁存器和锁存就绪信号产生电路；锁存就绪信号产生电路包括第一反相器、第二反相器和非或门电路；第一反相器的输入端作为锁存就绪信号产生电路的第一输入端；第一反相器的输出端连接非或门电路的第一个输入端；第二反相器的输入端作为锁存就绪信号产生电路的第二输入端；第二反相器的输出端连接非或门电路的第二个输入端；非或门电路的输出端输出锁存就结信号。本发明能降低比较器中前置放大器的偏置电流，从而降低逐次逼近型模数转换电路的功耗。
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公开(公告)号：CN111464185A
公开(公告)日：2020-07-28
申请号：CN202010204595.8
申请日：2020-03-22
Applicant: 华南理工大学
IPC: H03M1/38
Abstract: 本发明公开了一种异步时钟产生电路及其实现方法，所述异步时钟产生电路包括第一或非电路、第二或非电路和与非门电路；其中第一或非门的输入端作为异步时钟产生电路的第一输入端；第一或非电路的输出端连接与非电路的第一个输入端；第二或非电路的输入端作为异步时钟产生电路的第二输入端；第二或非电路的输出端连接与非门电路的第二个输入端；与非电路的输出端作为异步时钟产生电路的输出端。
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公开(公告)号：CN111277270A
公开(公告)日：2020-06-12
申请号：CN202010204589.2
申请日：2020-03-22
Applicant: 华南理工大学
Abstract: 本发明公开了一种高速逐次逼近型模数转换电路及DAC权重分配方法，所述电路包括比较器、数模转换器和逐次逼近逻辑电路；所述比较器的正相输入端连接第一数模转换电容阵列的输出，反相输入端连接第二数模转换电容阵列的输出，复位输入端与异步时钟产生电路输出端连接，比较器输出比较结果、锁存就绪信号和比较时钟；所述逐次逼近逻辑电路的时钟输入端连接时钟信号，比较结果输入端连接比较器的比较结果输出，锁存就绪信号输入端连接比较器的锁存就绪信号输出；逐次逼近逻辑电路输出数字编码与数模转换器连接。所述方法包括以下步骤：1.重组电容阵列；2.将重组后的转换成单调电容开关时序的电容阵列。
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公开(公告)号：CN204068723U
公开(公告)日：2014-12-31
申请号：CN201420425599.9
申请日：2014-07-30
Applicant: 华南理工大学
IPC: H02M5/458
Abstract: 本实用新型一种三相电压暂降发生装置，包括主电路模块、信号变换电路和输出滤波电路；主电路模块包括三相不控整流桥、直流母线电容、三相逆变桥、核心控制电路以及驱动电路；三相电网电压输入到三相不控整流桥，三相不控整流桥通过直流母线电容与三相逆变桥连接，其中直流母线电容并接在三相不控整流桥的直流侧；三相逆变器的三相输出电路上均设置有输出滤波电路和信号变换电路；核心控制电路包括FPGA模块以及与FPGA模块连接的第一DSP模块和第二DSP模块，其中信号变换电路与FPGA模块连接，FPGA模块通过驱动电路连接三相逆变桥，控制三相逆变器的输出电压。本实用新型具有结构简单、成本低以及精确性高等优点。
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