公开(公告)号：CN107479860A

公开(公告)日：2017-12-15

申请号：CN201610397009.X

申请日：2016-06-07

Applicant: 华为技术有限公司

Inventor： 沈亦翀 ,  方磊 ,  罗会斌

IPC: G06F9/38

Abstract: 本发明实施例公开了一种处理器芯片以及指令缓存的预取方法，能够提高指令缓存的预取准确率。该处理器芯片包括一个处理器核CPU core以及一个高速缓冲存储器Cache，Cache包括一级指令缓存L1 I-Cache以及Cache控制器，L1 I-Cache包括至少一个缓存单元cache line，每个cache line包括标签tag域、数据、标志位以及用于保存访问地址的偏移信息的扩展位；CPU core用于获取第一指令的访问地址，并根据第一指令的访问地址访问L1 I-Cache；Cache控制器用于确定在L1 I-Cache中和第一指令的访问地址对应的第一cache line被命中时，读取第一cache line的扩展位中访问地址的偏移信息，并根据访问地址的偏移信息和第一指令的访问地址计算得到第二指令的访问地址；CPU core还用于根据所述第二指令的访问地址，执行对第二指令的预取。

公开(公告)号：CN107479860B

公开(公告)日：2020-10-09

申请号：CN201610397009.X

申请日：2016-06-07

Applicant: 华为技术有限公司

Inventor： 沈亦翀 ,  方磊 ,  罗会斌

IPC: G06F9/38

Abstract: 本发明实施例公开了一种处理器芯片以及指令缓存的预取方法，能够提高指令缓存的预取准确率。该处理器芯片包括一个处理器核CPU core以及一个高速缓冲存储器Cache，Cache包括一级指令缓存L1 I‑Cache以及Cache控制器，L1 I‑Cache包括至少一个缓存单元cache line，每个cache line包括标签tag域、数据、标志位以及用于保存访问地址的偏移信息的扩展位；CPU core用于获取第一指令的访问地址，并根据第一指令的访问地址访问L1 I‑Cache；Cache控制器用于确定在L1 I‑Cache中和第一指令的访问地址对应的第一cache line被命中时，读取第一cache line的扩展位中访问地址的偏移信息，并根据访问地址的偏移信息和第一指令的访问地址计算得到第二指令的访问地址；CPU core还用于根据所述第二指令的访问地址，执行对第二指令的预取。

公开(公告)号：CN108122030A

公开(公告)日：2018-06-05

申请号：CN201611090817.8

申请日：2016-11-30

Applicant: 华为技术有限公司

Inventor： 杨弢 ,  陈云 ,  沈亦翀

IPC: G06N3/063

Abstract: 本发明实施例公开了一种用于卷积神经网络的运算方法、装置和服务器，通过对输入矩阵中重复的数据进行压缩，在卷积过程中减少加法运算和乘法运算的次数，以提高卷积运算的计算效率。