-
Patent Agency Ranking
公开(公告)号：CN106708168A
公开(公告)日：2017-05-24
申请号：CN201510778794.9
申请日：2015-11-13
Applicant: 华为技术有限公司
IPC: G06F1/12
Abstract: 本发明实施例涉及多处理器系统及时钟同步方法，该方法包括：当主处理器检测到发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向第一可编程逻辑器件发送指示信号，指示信号用于指示第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；主处理器和每个从处理器检测出高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；根据每个从处理器采样的TSC计数器的计数值和主处理器采样的TSC计数器的计数值，使从处理器与主处理器进行TSC时钟同步。由上可见，本发明实施例中，主处理器与可编程逻辑器件相配合，可以提高TSC时钟同步的成功率。
-
公开(公告)号：CN109977069B
公开(公告)日：2021-04-20
申请号：CN201711459971.2
申请日：2017-12-28
Applicant: 华为技术有限公司
Abstract: 本发明实施例公开了一种设备，属于电子技术领域。所述设备包括一个主节点和至少一个从节点，主节点包括四个主CPU、主PCH、第一CPLD，每个从节点包括四个从CPU、第二CPLD，第一CPLD与主PCH和四个主CPU电性连接，每个从节点中的第二CPLD与四个从CPU电性连接，主节点与每个从节点电性连接；主PCH用于产生PMSYNC信号和第一时钟信号，并将其发送至第一CPLD；第一CPLD用于将接收到PMSYNC信号和第一时钟信号发送至四个主CPU；第二CPLD用于接收主PCH产生的PMSYNC信号，获取第二时钟信号，向四个从CPU发送第二时钟信号，当检测到第二时钟信号的第一类跳变沿时，向四个从CPU发送PMSYNC信号；从CPU用于根据第二时钟信号的第二类跳变沿，接收PMSYNC信号。采用本发明，可以防止PMSYNC信号接收错误。
-
公开(公告)号：CN106776459A
公开(公告)日：2017-05-31
申请号：CN201611154747.8
申请日：2016-12-14
Applicant: 华为技术有限公司
IPC: G06F15/173
CPC classification number: G06F15/17381
Abstract: 本发明实施例提供一种信号处理方法、NC芯片与多处理器系统，该多处理器系统包括至少两个节点，每个节点包括至少一个处理器与至少一个节点控制器NC芯片，该至少一个处理器的第一管脚与该至少一个NC芯片的第二管脚连接，该信号处理方法包括：第一节点的第一NC芯片检测该第一NC芯片的第二管脚的电平状态；该第一NC芯片根据该电平状态，确定业务报文，该业务报文用于指示该电平状态；该第一NC芯片通过高速链路向第二节点的第二NC芯片发送该业务报文，以使得该第二NC芯片根据该业务报文控制该第二NC芯片的第二管脚的电平状态。本发明实施例能够有效降低带外杂散信号的传输时延。
-
公开(公告)号：CN106776459B
公开(公告)日：2020-06-26
申请号：CN201611154747.8
申请日：2016-12-14
Applicant: 华为技术有限公司
IPC: G06F15/173
Abstract: 本发明实施例提供一种信号处理方法、NC芯片与多处理器系统，该多处理器系统包括至少两个节点，每个节点包括至少一个处理器与至少一个节点控制器NC芯片，该至少一个处理器的第一管脚与该至少一个NC芯片的第二管脚连接，该信号处理方法包括：第一节点的第一NC芯片检测该第一NC芯片的第二管脚的电平状态；该第一NC芯片根据该电平状态，确定业务报文，该业务报文用于指示该电平状态；该第一NC芯片通过高速链路向第二节点的第二NC芯片发送该业务报文，以使得该第二NC芯片根据该业务报文控制该第二NC芯片的第二管脚的电平状态。本发明实施例能够有效降低带外杂散信号的传输时延。
-
公开(公告)号：CN106708168B
公开(公告)日：2019-12-06
申请号：CN201510778794.9
申请日：2015-11-13
Applicant: 华为技术有限公司
IPC: G06F1/12
Abstract: 本发明实施例涉及多处理器系统及时钟同步方法，该方法包括：当主处理器检测到发生热插入的从处理器时，若TSC同步管脚高电平有效，则使能所有处理器的TSC同步管脚，并向第一可编程逻辑器件发送指示信号，指示信号用于指示第一可编程逻辑器件在第一数目个总线时钟的下降沿产生一个由低电平开始的大于预设时间长度的高脉冲；主处理器和每个从处理器检测出高脉冲到达自身的TSC同步管脚后，通过内部同步时钟的上升沿采样TSC计数器的计数值；根据每个从处理器采样的TSC计数器的计数值和主处理器采样的TSC计数器的计数值，使从处理器与主处理器进行TSC时钟同步。由上可见，本发明实施例中，主处理器与可编程逻辑器件相配合，可以提高TSC时钟同步的成功率。
-
-
-
-
Search Results
5
records
(took 0.053 seconds)
