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公开(公告)号：CN108513042B
公开(公告)日：2020-03-10
申请号：CN201710105815.X
申请日：2017-02-24
Abstract: 本申请提供一种用于图像处理的装置，该装置包括：第一物理计算单元，用于接收图像传感器输出的多个第一模拟信号，并对该多个第一模拟信号进行卷积运算，以得到第二模拟信号，该多个第一模拟信号与待识别图像的多个像素数据一一对应，其中，第一物理计算单元由至少一个乘法电路阵列和至少一个减法电路组成，该至少一个乘法电路阵列与该至少一个减法电路一一对应，每个乘法电路阵列中的乘法电路由差分对管构成，每个乘法电路阵列通过该多个乘法电路和所对应的减法电路实现对该多个第一模拟信号的卷积运算，其中，每个乘法电路阵列中包括的多个差分对管的差模输入电压作为该乘法电路阵列进行卷积运算的卷积核，该至少一个乘法电路阵列的卷积核互异。
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公开(公告)号：CN108513042A
公开(公告)日：2018-09-07
申请号：CN201710105815.X
申请日：2017-02-24
Abstract: 本申请提供一种用于图像处理的装置，该装置包括：第一物理计算单元，用于接收图像传感器输出的多个第一模拟信号，并对该多个第一模拟信号进行卷积运算，以得到第二模拟信号，该多个第一模拟信号与待识别图像的多个像素数据一一对应，其中，第一物理计算单元由至少一个乘法电路阵列和至少一个减法电路组成，该至少一个乘法电路阵列与该至少一个减法电路一一对应，每个乘法电路阵列中的乘法电路由差分对管构成，每个乘法电路阵列通过该多个乘法电路和所对应的减法电路实现对该多个第一模拟信号的卷积运算，其中，每个乘法电路阵列中包括的多个差分对管的差模输入电压作为该乘法电路阵列进行卷积运算的卷积核，该至少一个乘法电路阵列的卷积核互异。
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公开(公告)号：CN112822137A
公开(公告)日：2021-05-18
申请号：CN201911120977.6
申请日：2019-11-15
Applicant: 华为技术有限公司
IPC: H04L27/26
Abstract: 一种信号传输方法及装置，用于在DFT‑S‑OFDM系统中实现相位跟踪。其方法包括发送端根据信道绑定的数量和信道绑定的资源单元对应的子载波的数量，确定保护间隔序列，之后发送端发送信号，该信号包括保护间隔序列，保护间隔序列用于确定信号的相位噪声。即在DFT‑S‑OFDM系统中，基于信道绑定的数量和信道绑定的资源单元对应的子载波的数量确定发送信号或接收信号的保护间隔序列，可在DFT‑S‑OFDM系统中实现相位跟踪，从而可在DFT‑S‑OFDM系统中确定信号相位噪声。
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Patent Agency Ranking
公开(公告)号：CN110321908A
公开(公告)日：2019-10-11
申请号：CN201810271036.1
申请日：2018-03-29
Abstract: 本发明实施例公开了一种图像识别的方法、终端设备及计算机可读存储介质。该方法包括：确定图像干扰信息，并基于上述图像干扰信息去除输入源图像中的干扰信息以得到标准图像。确定上述图像干扰信息对应的多组图像处理参数，并根据各组图像处理参数对上述标准图像进行处理以得到多个待处理特征图像。通过多通道特征提取模型对上述多个待处理特征图像进行特征提取以得到多个图像特征，并从上述多个图像特征中确定出目标图像特征。将上述目标图像特征输入图像分类器，通过上述图像分类器确定出上述输入源图像中的目标对象。采用本发明实施例，可提高图像识别方法的准确率，降低图像识别方法的复杂度，提升图像识别方法的适用性。
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公开(公告)号：CN112822137B
公开(公告)日：2024-06-11
申请号：CN201911120977.6
申请日：2019-11-15
Applicant: 华为技术有限公司
IPC: H04L27/26
Abstract: 一种信号传输方法及装置，用于在DFT‑S‑OFDM系统中实现相位跟踪。其方法包括发送端根据信道绑定的数量和信道绑定的资源单元对应的子载波的数量，确定保护间隔序列，之后发送端发送信号，该信号包括保护间隔序列，保护间隔序列用于确定信号的相位噪声。即在DFT‑S‑OFDM系统中，基于信道绑定的数量和信道绑定的资源单元对应的子载波的数量确定发送信号或接收信号的保护间隔序列，可在DFT‑S‑OFDM系统中实现相位跟踪，从而可在DFT‑S‑OFDM系统中确定信号相位噪声。
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公开(公告)号：CN110875071A
公开(公告)日：2020-03-10
申请号：CN201811014610.1
申请日：2018-08-31
IPC: G11C11/412 , G11C11/419
Abstract: 一种静态随机存储器SRAM单元以及相关装置，以降低访问SRAM存储器时SRAM的功耗。所述SRAM单元位于SRAM存储器中，SRAM存储器包括由多个所述SRAM单元构成的SRAM存储阵列，所述SRAM单元包括：存储电路，分别与写入电路和读出电路连接，用于存储数据；写入电路，用于向存储电路中写入数据；读出电路，用于在读使能信号有效后使得SRAM单元连接的读位线上的数据为存储电路中存储的数据，其中，当SRAM单元所在的列中存储第一数据的SRAM单元的第一个数大于存储第二数据的SRAM单元的第二个数时，读位线被预充电到高电平；当第一个数小于第二个数时，读位线被预放电到低电平。
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公开(公告)号：CN118689447A
公开(公告)日：2024-09-24
申请号：CN202310306302.0
申请日：2023-03-21
Abstract: 本申请实施例公开了一种存内计算器件及存内计算方法，其中，该存内计算方法包括：将每个电容器充电至第一预设电压；在某一时刻，将一个或多个存内计算单元中的一个存内计算单元的输入信号与存内计算单元的存储器件中的权值数据进行乘运算，得到一个或多个Tile输出的乘运算结果；每个Tile输出的乘运算结果通过与该Tile连接的电容器的电压表示，电容器的电压包括第一预设电压、第二预设电压或第三预设电压；对一个或多个Tile输出的乘运算结果进行累加运算。本申请实施例通过电容器存储的不同值，能够实现有符号的乘累加运算，提升存内计算架构对网络的适配度。
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公开(公告)号：CN110875071B
公开(公告)日：2022-05-10
申请号：CN201811014610.1
申请日：2018-08-31
IPC: G11C11/412 , G11C11/419
Abstract: 一种静态随机存储器SRAM单元以及相关装置，以降低访问SRAM存储器时SRAM的功耗。所述SRAM单元位于SRAM存储器中，SRAM存储器包括由多个所述SRAM单元构成的SRAM存储阵列，所述SRAM单元包括：存储电路，分别与写入电路和读出电路连接，用于存储数据；写入电路，用于向存储电路中写入数据；读出电路，用于在读使能信号有效后使得SRAM单元连接的读位线上的数据为存储电路中存储的数据，其中，当SRAM单元所在的列中存储第一数据的SRAM单元的第一个数大于存储第二数据的SRAM单元的第二个数时，读位线被预充电到高电平；当第一个数小于第二个数时，读位线被预放电到低电平。
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