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公开(公告)号：CN117371364A
公开(公告)日：2024-01-09
申请号：CN202210769167.9
申请日：2022-06-30
Applicant: 华为技术有限公司
IPC: G06F30/327 , G06F30/3308
Abstract: 本公开涉及一种用于对电路进行仿真的方法和电子设备。该方法包括：将待仿真的电路划分为时钟和重置发生器CRG单元和多个逻辑分区，CRG单元被配置为发出CRG信号，CRG信号包括时钟信号和重置信号中的至少一项；以及响应于CRG信号，按时隙对多个逻辑分区进行并行逻辑仿真以生成逻辑仿真集。由于电路被划分为CRG单元和各个逻辑分区，因此各个逻辑分区在每个时隙内的寄存器逻辑进程没有数据依赖，可以按时隙对各个逻辑分区进行相互独立的仿真，而只需要在每个时隙开始时对CRG单元和多个逻辑分区进行同步。相对于目前同步发生在每个region的情况，这可以减小调度开销和同步开销，从而提高仿真的效率。
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公开(公告)号：CN102789483B
公开(公告)日：2014-12-10
申请号：CN201210222573.X
申请日：2012-06-30
Applicant: 华为技术有限公司
IPC: G06F17/30
Abstract: 本发明公开了一种数据验证方法、装置和系统。其中数据验证方法包括，根据电路中n个处理器对应的当前状态空间，以及目标状态空间，在预先获取的激励数据库中进行查找，获得至少一条目标激励；目标激励为当前状态空间与目标状态空间之间进行跳变所需的激励；执行每条目标激励，指示第一处理器执行目标激励中的指令，在第一处理器执行目标激励中的指令结束后，判断由n个处理器的工作状态构成的状态空间与目标状态空间是否属于同一种状态空间；若判断结果为是，则继续执行下一条目标激励，直至执行完全部目标激励之后，获得n个处理器中所存储的数据相同的验证结果，从而有效地提高了对电路中各CPU的Cache一致性进行验证的效率。
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Patent Agency Ranking
公开(公告)号：CN102789483A
公开(公告)日：2012-11-21
申请号：CN201210222573.X
申请日：2012-06-30
Applicant: 华为技术有限公司
IPC: G06F17/30
Abstract: 本发明公开了一种数据验证方法、装置和系统。其中数据验证方法包括，根据电路中n个处理器对应的当前状态空间，以及目标状态空间，在预先获取的激励数据库中进行查找，获得至少一条目标激励；目标激励为当前状态空间与目标状态空间之间进行跳变所需的激励；执行每条目标激励，指示第一处理器执行目标激励中的指令，在第一处理器执行目标激励中的指令结束后，判断由n个处理器的工作状态构成的状态空间与目标状态空间是否属于同一种状态空间；若判断结果为是，则继续执行下一条目标激励，直至执行完全部目标激励之后，获得n个处理器中所存储的数据相同的验证结果，从而有效地提高了对电路中各CPU的Cache一致性进行验证的效率。
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公开(公告)号：CN101562440B
公开(公告)日：2010-11-10
申请号：CN200910135287.8
申请日：2009-05-12
Applicant: 华为技术有限公司
Inventor： 万辰
CPC classification number: H03L7/0816 , H03K5/133 , H03K2005/00058 , H03L7/0805
Abstract: 本发明实施例公开了一种延迟模块和方法、时钟检测装置及数字锁相环。该延迟模块包括第一延迟单元、第二延迟单元和反相器；第一延迟单元和第二延迟单元各自包括两个具有反相作用的用于选通的逻辑门和用于延迟的逻辑门，两个逻辑门电性连接；第一延迟单元的用于选通的逻辑门的输入端与反相器的输出端电性连接，述第一延迟单元的用于延迟的逻辑门的输出端和第二延迟单元的用于延迟的逻辑门的输入端电性连接，反相器的输入端与第二延迟单元的用于选通的逻辑门的输入端电性连接；反相器的输入端用于输入待延迟的时钟信号，第二延迟单元的用于延迟的逻辑门用于输出延迟后的时钟信号。通过本发明实施例可以达到较高精度的延迟步进值。
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公开(公告)号：CN101369814B
公开(公告)日：2011-11-16
申请号：CN200810211585.6
申请日：2008-09-19
Applicant: 华为技术有限公司
Inventor： 万辰
IPC: H03L7/06 , H03L7/085 , H03K5/13 , H03K5/1254
CPC classification number: H03L7/0814 , H03L7/0805
Abstract: 本发明公开了一种数字锁相环和消除毛刺的方法，属于电子技术领域。所述数字锁相环包括触发器和延迟线。所述方法包括：触发器从触发端接收延迟线输出的延迟后的时钟信号，并从输入端接收延迟线内的第一延迟单元选择端的信号，第一延迟单元的选择端在触发器触发前处于置1状态；触发器利用延迟后的时钟信号采样第一延迟单元选择端的信号，并输出采样后的信号给延迟线内的第二延迟单元的选择端，第二延迟单元的选择端在触发器触发后处于置1的状态。本发明通过触发器利用延迟后的时钟信号对第一延迟单元的选择端的信号进行采样，将采样的结果作为第二延迟单元的选择端的信号，有效地避免了在时钟边沿处更新延迟阶数时发生跳变带来的毛刺。
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公开(公告)号：CN101562440A
公开(公告)日：2009-10-21
申请号：CN200910135287.8
申请日：2009-05-12
Applicant: 华为技术有限公司
Inventor： 万辰
CPC classification number: H03L7/0816 , H03K5/133 , H03K2005/00058 , H03L7/0805
Abstract: 本发明实施例公开了一种延迟模块和方法、时钟检测装置及数字锁相环。该延迟模块包括第一延迟单元、第二延迟单元和反相器；第一延迟单元和第二延迟单元各自包括两个具有反相作用的用于选通的逻辑门和用于延迟的逻辑门，两个逻辑门电性连接；第一延迟单元的用于选通的逻辑门的输入端与反相器的输出端电性连接，述第一延迟单元的用于延迟的逻辑门的输出端和第二延迟单元的用于延迟的逻辑门的输入端电性连接，反相器的输入端与第二延迟单元的用于选通的逻辑门的输入端电性连接；反相器的输入端用于输入待延迟的时钟信号，第二延迟单元的用于延迟的逻辑门用于输出延迟后的时钟信号。通过本发明实施例可以达到较高精度的延迟步进值。
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公开(公告)号：CN101369814A
公开(公告)日：2009-02-18
申请号：CN200810211585.6
申请日：2008-09-19
Applicant: 华为技术有限公司
Inventor： 万辰
IPC: H03L7/06 , H03L7/085 , H03K5/13 , H03K5/1254
CPC classification number: H03L7/0814 , H03L7/0805
Abstract: 本发明公开了一种数字锁相环和消除毛刺的方法，属于电子技术领域。所述数字锁相环包括触发器和延迟线。所述方法包括：触发器从触发端接收延迟线输出的延迟后的时钟信号，并从输入端接收延迟线内的第一延迟单元选择端的信号，第一延迟单元的选择端在触发器触发前处于置1状态；触发器利用延迟后的时钟信号采样第一延迟单元选择端的信号，并输出采样后的信号给延迟线内的第二延迟单元的选择端，第二延迟单元的选择端在触发器触发后处于置1的状态。本发明通过触发器利用延迟后的时钟信号对第一延迟单元的选择端的信号进行采样，将采样的结果作为第二延迟单元的选择端的信号，有效地避免了在时钟边沿处更新延迟阶数时发生跳变带来的毛刺。
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