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公开(公告)号：CN115240738A
公开(公告)日：2022-10-25
申请号：CN202210833672.5
申请日：2022-07-15
IPC: G11C13/00
Abstract: 本发明公开了一种基于查找表的忆阻器电导调控方法及其应用。其中，该电导调控方法包括如下步骤：当需要调控忆阻器电导至目标电导区间时，从预先制作的查找表中查找与目标电导区间相匹配的脉冲序列信息，查找表存储有至少两个电导态与相对应脉冲的对应关系；根据脉冲序列信息，向忆阻器上下电极之间施加相应脉冲，完成对忆阻器电导调控。本发明对器件电导态分布进行统计分析，制造查找表，利用查找表的方法编程调控忆阻器电导，能有效减少读操作的次数，同时不同的电导态对应已知的脉冲设计和脉冲序列设计，不需要反复验证是否达到目标电导区间，编程过程简单，且由于所有电导态已知，编程过程中不存在无法写入电导区间的情况。
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公开(公告)号：CN115222029A
公开(公告)日：2022-10-21
申请号：CN202210833673.X
申请日：2022-07-15
Abstract: 本发明公开了一种忆阻器的稳定电导获取方法、调控方法及应用。其中，该稳定电导获取方法包括如下步骤：向处于稳定低阻态的忆阻器的上下电极之间连续施加20～50个等幅值等脉宽的reset脉冲，并在施加的第10个reset脉冲起的每个reset脉冲后，向忆阻器施加读电压进行读操作，直到读操作读出的忆阻器的电导值处于稳定态，获取忆阻器在此时reset脉冲下的稳定电导态；然后通过等量提高reset脉冲的幅值或脉宽，获得多个reset脉冲下的稳定电导态。本发明可获得忆阻器稳定多值，操作方法简单，读次数少，同时还可有效降低电导调控过程中循环间偏差。
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公开(公告)号：CN111223873B
公开(公告)日：2022-08-05
申请号：CN202010049246.3
申请日：2020-01-16
Applicant: 华中科技大学
IPC: H01L27/1159 , G11C11/22 , G11C11/56
Abstract: 本发明提供了非对称铁电功能层阵列、非对称铁电隧道结多值存储单元的制备方法，非对称铁电功能层阵列由N个铁电功能层和N‑1个绝缘层交替堆叠形成，制备方法包括：提供电极层，在该电极层上表面生长N个平行于第一平面方向的铁电功能层，且相邻的铁电功能层之间通过绝缘层隔离，将该铁电功能层晶化，以使N个铁电功能层材料呈现铁电性能；N个铁电功能层的形成工艺期间的物理参数不同，以使N个铁电功能层呈现不同的矫顽场值。物理参数包括铁电功能层材料类型、铁电功能层材料掺杂方式、铁电功能层晶化条件以及铁电功能层材料的厚度。由此制备的存储单元可以实现多种不同的存储状态，从而大幅度提高存储密度以及单位存储容量。
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公开(公告)号：CN111009609B
公开(公告)日：2022-06-07
申请号：CN201911350103.X
申请日：2019-12-24
Applicant: 华中科技大学
IPC: H01L45/00
Abstract: 本发明提供了一种超晶格忆阻器功能层材料、包含该超晶格忆阻器功能层的忆阻器单元及其制备方法，其中，该超晶格忆阻器功能层材料是至少由第一金属氧化物层和第二金属氧化物层交替堆垛在第一平面方向形成层叠结构。本发明利用两种二元金属氧化物氧离子的迁移势垒不同，使得忆阻器在一定条件下，阻态可进行稳定的缓变，实现了对氧空位导电细丝通断的调制效果，提高了忆阻器的稳定性和一致性。此外，忆阻器电导可以随外加电场连续变化，实现了电导连续可调的突触特性，提高了类脑神经形态计算突触线性度。对于存储融合计算和神经形态计算的硬件实现具有重要意义。
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公开(公告)号：CN114023696A
公开(公告)日：2022-02-08
申请号：CN202111231501.7
申请日：2021-10-22
Applicant: 华中科技大学
IPC: H01L21/768 , H01L23/48 , H01L29/78
Abstract: 本发明公开了一种铁电场效应晶体管及其制备方法，先执行前端工艺：利用前栅工艺在衬底上制备基础场效应晶体管，形成源区、漏区以及位于源区与漏区之间的介电栅；再执行后端工艺：在基础场效应晶体管上形成第一绝缘层和位于第一绝缘层间的第一金属互连结构，在第一绝缘层上形成铁电栅，铁电栅通过第一金属互连结构与介电栅电连接。通过后端工艺制备铁电栅，前端工艺制备的晶体管部分可以仍然采用成本较低良率较高的前栅工艺，避免了后栅工艺带来的问题，也解决了铁电材料在集成过程中与前端工艺温度不兼容的问题。此外，位于绝缘层的铁电栅面积灵活可调，可以通过调节铁电栅面积实现铁电电容与晶体管介电电容的匹配，从而获得更大的存储窗口。
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Patent Agency Ranking
公开(公告)号：CN113345491A
公开(公告)日：2021-09-03
申请号：CN202110575670.6
申请日：2021-05-26
Applicant: 华中科技大学
Abstract: 本发明公开了一种三维相变存储器的读写电路，属于微电子技术领域，包括互相连接的操作控制电路和读写操作点开，操作控制电路用于将正确操作脉冲加载到读写操作电路上；读写操作电路中读写单元中与存储单元连接，用于将正确操作脉冲加载到三维相变存储器对应的存储单元上，将正确操作脉冲镜像为镜像电流；带隙基准源与迟滞比较器与镜像电路支路连接，用于当镜像电流经参考电阻得到的电压大于带隙基准源内的参考电压时，迟滞比较器输出为高电平，反之为低电平；反馈斩波电路回路跨接在存储单元与镜像电路支路之间，用于实时监测流经存储单元的电流，当电流过大时进行降压控制，使其温度不能短时间积聚，从而防止热击穿、set操作不成功和热串扰。
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公开(公告)号：CN114995787B
公开(公告)日：2024-10-18
申请号：CN202210539377.9
申请日：2022-05-17
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于忆阻器的真随机数发生器及其生成随机数的方法，属于信息安全技术领域；包括：忆阻器、串联电阻、并联电容、同相迟滞比较器和计数模块；其中，忆阻器、串联电阻和并联电容构成熵源电路，该熵源电路利用忆阻器在reset过程中存在的延迟和阻值大小的不确定性得到随机源输出，并通过电容器的充放电过程耦合两种随机源，再结合同相迟滞比较器输出电压脉冲，利用计数模块计数得到真随机数。本发明将忆阻器reset全过程的两种物理本征随机性作为物理随机源，从reset全过程中产生的两个时间随机源作为随机数发生器的两个熵源，使得输出的随机数具有稳定无偏特性，且本发明电路结构简单，能够以较低的功耗、较小的面积产生高质量的真随机数序列。
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公开(公告)号：CN115360211A
公开(公告)日：2022-11-18
申请号：CN202210933678.X
申请日：2022-08-04
Applicant: 华中科技大学
IPC: H01L27/24 , H01L21/768 , H01L23/48
Abstract: 本发明公开了一种忆阻器单元与CMOS电路的后端集成结构及其制备方法，属于微电子器件工艺与集成电路技术领域；其中，忆阻器单元通过第三金属互连结构和第二绝缘层内的金属通孔与CMOS电路和外部电路实现电学互连，使得金属互连线的尺寸与忆阻器的尺寸不会相互制约，能够提高忆阻器的集成密度；金属互连结构包括互连沟槽、以及与互连沟槽贯通相连的通孔，采用双大马士革工艺制备得到；金属互连结构内部依次填充有粘附层金属、扩散阻挡层和填充金属Cu，可以实现更小的线宽，使得互连线的尺寸以及通孔的尺寸都较小，进而大大减小了忆阻器的尺寸，实现了更高的集成密度，同时也实现了忆阻器与CMOS电路的集成互连且不会对忆阻器的性能造成影响。
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公开(公告)号：CN114995787A
公开(公告)日：2022-09-02
申请号：CN202210539377.9
申请日：2022-05-17
Applicant: 华中科技大学
Abstract: 本发明公开了一种基于忆阻器的真随机数发生器及其生成随机数的方法，属于信息安全技术领域；包括：忆阻器、串联电阻、并联电容、同相迟滞比较器和计数模块；其中，忆阻器、串联电阻和并联电容构成熵源电路，该熵源电路利用忆阻器在reset过程中存在的延迟和阻值大小的不确定性得到随机源输出，并通过电容器的充放电过程耦合两种随机源，再结合同相迟滞比较器输出电压脉冲，利用计数模块计数得到真随机数。本发明将忆阻器reset全过程的两种物理本征随机性作为物理随机源，从reset全过程中产生的两个时间随机源作为随机数发生器的两个熵源，使得输出的随机数具有稳定无偏特性，且本发明电路结构简单，能够以较低的功耗、较小的面积产生高质量的真随机数序列。
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公开(公告)号：CN115360211B
公开(公告)日：2024-10-15
申请号：CN202210933678.X
申请日：2022-08-04
Applicant: 华中科技大学
IPC: H10B63/00 , H01L21/768 , H01L23/48
Abstract: 本发明公开了一种忆阻器单元与CMOS电路的后端集成结构及其制备方法，属于微电子器件工艺与集成电路技术领域；其中，忆阻器单元通过第三金属互连结构和第二绝缘层内的金属通孔与CMOS电路和外部电路实现电学互连，使得金属互连线的尺寸与忆阻器的尺寸不会相互制约，能够提高忆阻器的集成密度；金属互连结构包括互连沟槽、以及与互连沟槽贯通相连的通孔，采用双大马士革工艺制备得到；金属互连结构内部依次填充有粘附层金属、扩散阻挡层和填充金属Cu，可以实现更小的线宽，使得互连线的尺寸以及通孔的尺寸都较小，进而大大减小了忆阻器的尺寸，实现了更高的集成密度，同时也实现了忆阻器与CMOS电路的集成互连且不会对忆阻器的性能造成影响。
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