-
公开(公告)号：CN105281890A
公开(公告)日：2016-01-27
申请号：CN201410349798.0
申请日：2014-07-22
Applicant: 华中科技大学
IPC: H04L9/06
Abstract: 本发明公开了一种折叠结构的SM3杂凑密码压缩运算电路，包括11个寄存器、5个与门、4个异或门、2个或门，1个非门、8个加法器、6个循环移位单元和21个选择器；折叠结构的SM3杂凑密码压缩运算电路将一轮压缩运算分为5个时钟周期进行，每个时钟周期中各32位寄存器参与执行一次模232加法或者循环左移或者按位异或操作，并且最多只进行一次模232加法操作。与普通迭代方式压缩运算电路一个时钟周期完成一轮压缩运算不同，折叠结构SM3压缩运算电路以每轮压缩运算增加4个时钟周期为代价，换取了电路规模的减小和压缩运算电路关键路径延时的大幅减小。
-
公开(公告)号：CN102968290A
公开(公告)日：2013-03-13
申请号：CN201210472888.X
申请日：2012-11-20
Applicant: 华中科技大学
IPC: G06F7/58
Abstract: 本发明公开了一种异构轻量级的真随机数产生器，包括异构随机源模块、后处理模块、FIFO模块和时钟产生模块；时钟产生模块将系统时钟分频后输出采样时钟信号和输出时钟信号，异构随机源模块的使能端用于连接使能信号，当使能信号有效时，异构随机源模块工作并产生第一随机序列，后处理模块对第一随机序列进行消偏处理后输出第二随机序列，FIFO模块对所述第二随机序列进行缓存并根据所述输出时钟的频率要求将真随机数据并行输出。本发明采用数字电路实现的异构轻量级的真随机数产生器，采用异构亚稳态电路单元来构建真随机数产生电路，利用不同亚稳态电路结构具有不相干性，来进行组合增强随机性，从而减少电路规模，并且实现方法简单。
-
公开(公告)号：CN105281890B
公开(公告)日：2018-04-03
申请号：CN201410349798.0
申请日：2014-07-22
Applicant: 华中科技大学
IPC: H04L9/06
Abstract: 本发明公开了一种折叠结构的SM3杂凑密码压缩运算电路，包括11个寄存器、5个与门、4个异或门、2个或门，1个非门、8个加法器、6个循环移位单元和21个选择器；折叠结构的SM3杂凑密码压缩运算电路将一轮压缩运算分为5个时钟周期进行，每个时钟周期中各32位寄存器参与执行一次模232加法或者循环左移或者按位异或操作，并且最多只进行一次模232加法操作。与普通迭代方式压缩运算电路一个时钟周期完成一轮压缩运算不同，折叠结构SM3压缩运算电路以每轮压缩运算增加4个时钟周期为代价，换取了电路规模的减小和压缩运算电路关键路径延时的大幅减小。
-
公开(公告)号：CN102968290B
公开(公告)日：2015-08-26
申请号：CN201210472888.X
申请日：2012-11-20
Applicant: 华中科技大学
IPC: G06F7/58
Abstract: 本发明公开了一种异构轻量级的真随机数产生器，包括异构随机源模块、后处理模块、FIFO模块和时钟产生模块；时钟产生模块将系统时钟分频后输出采样时钟信号和输出时钟信号，异构随机源模块的使能端用于连接使能信号，当使能信号有效时，异构随机源模块工作并产生第一随机序列，后处理模块对第一随机序列进行消偏处理后输出第二随机序列，FIFO模块对所述第二随机序列进行缓存并根据所述输出时钟的频率要求将真随机数据并行输出。本发明采用数字电路实现的异构轻量级的真随机数产生器，采用异构亚稳态电路单元来构建真随机数产生电路，利用不同亚稳态电路结构具有不相干性，来进行组合增强随机性，从而减少电路规模，并且实现方法简单。
-
-
-
Search Results
4
records
(took 0.023 seconds)
