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公开(公告)号：CN107590021B
公开(公告)日：2020-01-03
申请号：CN201710725340.4
申请日：2017-08-22
Applicant: 华中科技大学
Abstract: 本发明公开了一种降低闪存误码率的编、解码器和编、解码方法，属于闪存芯片编译技术领域。本发明编码器在写数据时，判断写入热数据中“1”的个数是否超过半数，是则翻转热数据后写入闪存；判断写入冷数据中高页数据中“1”或低页数据中“0”的个数是否超过半数，是则翻转冷数据后写入闪存；本发明解码器在读数据时，分析读数据的翻转状态，若翻转状态中“1”的个数超过半数，则将读数据进过翻转后输出；否则直接输出读数据。本发明还是实现了一种降低闪存误码率的编、解码方法。本发明技术方案降低了闪存中数据的出错概率，降低原始误码率，为现有纠错码方案提供更准确的输入，提高译码成功率，从而进一步提高闪存可靠性。
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公开(公告)号：CN107688506A
公开(公告)日：2018-02-13
申请号：CN201710769471.2
申请日：2017-08-31
Applicant: 华中科技大学
Abstract: 本发明公开了一种流水结构的BCH译码系统，属于计算机存储纠错技术领域。本发明系统包括：并行校正子计算模块，用于根据接受到的数据并行计算校正子；关键方程求解-并行钱氏搜索模块，用于根据校正子计算出关键方程，并找出关键方程的解；FIFO存储器模块，用于缓存从NAND Flash芯片中读出的数据，并在计算关键方程的解时，逐步输出FIFO存储器模块中的数据；BCH译码控制器模块，用于实现BCH译码两级流水线的并行执行。本发明系统通过复用BCH译码器中不同模块中的硬件资源，采用并行流水结构进行BCH译码，能够有效增加BCH译码的吞吐率和降低硬件开销。
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公开(公告)号：CN107688506B
公开(公告)日：2019-12-20
申请号：CN201710769471.2
申请日：2017-08-31
Applicant: 华中科技大学
Abstract: 本发明公开了一种流水结构的BCH译码系统，属于计算机存储纠错技术领域。本发明系统包括：并行校正子计算模块，用于根据接受到的数据并行计算校正子；关键方程求解‑并行钱氏搜索模块，用于根据校正子计算出关键方程，并找出关键方程的解；FIFO存储器模块，用于缓存从NAND Flash芯片中读出的数据，并在计算关键方程的解时，逐步输出FIFO存储器模块中的数据；BCH译码控制器模块，用于实现BCH译码两级流水线的并行执行。本发明系统通过复用BCH译码器中不同模块中的硬件资源，采用并行流水结构进行BCH译码，能够有效增加BCH译码的吞吐率和降低硬件开销。
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公开(公告)号：CN107590021A
公开(公告)日：2018-01-16
申请号：CN201710725340.4
申请日：2017-08-22
Applicant: 华中科技大学
Abstract: 本发明公开了一种降低闪存误码率的编、解码器和编、解码方法，属于闪存芯片编译技术领域。本发明编码器在写数据时，判断写入热数据中“1”的个数是否超过半数，是则翻转热数据后写入闪存；判断写入冷数据中高页数据中“1”或低页数据中“0”的个数是否超过半数，是则翻转冷数据后写入闪存；本发明解码器在读数据时，分析读数据的翻转状态，若翻转状态中“1”的个数超过半数，则将读数据进过翻转后输出；否则直接输出读数据。本发明还是实现了一种降低闪存误码率的编、解码方法。本发明技术方案降低了闪存中数据的出错概率，降低原始误码率，为现有纠错码方案提供更准确的输入，提高译码成功率，从而进一步提高闪存可靠性。
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