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公开(公告)号：CN111050315A
公开(公告)日：2020-04-21
申请号：CN201911178040.4
申请日：2019-11-27
Applicant: 北京邮电大学
Abstract: 本发明公开了一种基于多核双路网络的无线发射机识别方法，属于电磁领域；具体包括，首先、调制信号经过发射机进行功率放大后，发射给接收机进行采样接收，对接收信号进行统计特征处理得到循环谱，提取循环谱中的高峰密度值作为特征；然后，将所有特征值输入全连接的多核双路网络模块中，从循环谱中学习每个发射机的表征性特征，将得到的结果并集融合；通过训练多核双路网络模型后，对融合的特征结果进行测试，得到各测试特征对应的归一化的特征向量；并通过softmax分类器得到每个特征分别对应的概率值，选择概率值最大的即为最终待识别分类的无线发射机。本发明不仅简化计算的复杂度，同时减少由于噪声干扰导致分类效果不理想的情况。
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Patent Agency Ranking
公开(公告)号：CN111050315B
公开(公告)日：2021-04-13
申请号：CN201911178040.4
申请日：2019-11-27
Applicant: 北京邮电大学
Abstract: 本发明公开了一种基于多核双路网络的无线发射机识别方法，属于电磁领域；具体包括，首先、调制信号经过发射机进行功率放大后，发射给接收机进行采样接收，对接收信号进行统计特征处理得到循环谱，提取循环谱中的高峰密度值作为特征；然后，将所有特征值输入全连接的多核双路网络模块中，从循环谱中学习每个发射机的表征性特征，将得到的结果并集融合；通过训练多核双路网络模型后，对融合的特征结果进行测试，得到各测试特征对应的归一化的特征向量；并通过softmax分类器得到每个特征分别对应的概率值，选择概率值最大的即为最终待识别分类的无线发射机。本发明不仅简化计算的复杂度，同时减少由于噪声干扰导致分类效果不理想的情况。
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公开(公告)号：CN109214504B
公开(公告)日：2020-09-04
申请号：CN201810970836.2
申请日：2018-08-24
Applicant: 北京邮电大学深圳研究院
IPC: G06N3/04
Abstract: 本发明提出了一种基于FPGA的YOLO网络前向推理加速器设计方法，所述加速器包括FPGA芯片和DRAM，所述FPGA芯片中的存储器BRAM作为数据缓冲器，所述DRAM作为主要存储设备；所述加速器设计方法包括以下步骤：(1)对原网络数据进行8bit定点数量化，得到对检测精度影响最小的小数点位置，形成量化方案，该量化过程是逐层进行的；(2)FPGA芯片对YOLO的九层卷积网络作并行计算；(3)位置映射。解决了现有技术中FPGA芯片上的存储资源的增长速度不及神经网络规模增长迅速，一般的目标检测网络很难按照传统的设计思路移植到FPGA芯片上的技术问题，实现使用更少片上资源达到更快速度的目的。
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公开(公告)号：CN115988553A
公开(公告)日：2023-04-18
申请号：CN202211657681.X
申请日：2022-12-22
Applicant: 北京邮电大学
IPC: H04W24/08 , H04W72/232 , H04W92/10
Abstract: 本发明提供了一种信号监测方法、装置及监测设备，涉及移动通信技术领域。该方法包括：根据目标长期演进LTE小区的下行信号，确定目标LTE小区内上行用户的用户信息，所述用户信息包括：小区无线网络临时标识C‑RNTI和上行资源位置信息；根据所述目标LTE小区的上行信号和所述用户信息，获得目标用户的上行业务数据比特，所述目标用户为所述上行用户中的至少一个；其中，所述下行信号通过全向天线获取，所述上行信号通过单向天线获取，所述单向天线对准所述目标用户所在的方向。本发明的方案，解决了现有技术难以提供用户级别的上行空口信号监测的问题。
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公开(公告)号：CN114580481A
公开(公告)日：2022-06-03
申请号：CN202210233321.0
申请日：2022-03-10
Applicant: 北京邮电大学
Abstract: 本申请实施例提供一种辐射源个体识别方法、装置及设备，涉及通信技术领域，所述方法包括：接收第一调制信号；对所述第一调制信号进行增强处理，获得与所述第一调制信号相关的包含非线性统计特征的星座图；将所述星座图输入至目标辐射源识别模块，输出对与所述第一调制信号相关的辐射源个体的分类结果；其中，所述目标辐射源识别模块用于：根据所述星座图包含的非线性统计特征识别所述辐射源个体的类别。本方案在噪声较大时也能确保辐射源个体识别的准确率。
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公开(公告)号：CN109214504A
公开(公告)日：2019-01-15
申请号：CN201810970836.2
申请日：2018-08-24
Applicant: 北京邮电大学深圳研究院
IPC: G06N3/04
CPC classification number: G06N3/0454
Abstract: 本发明提出了一种基于FPGA的YOLO网络前向推理加速器设计方法，所述加速器包括FPGA芯片和DRAM，所述FPGA芯片中的存储器BRAM作为数据缓冲器，所述DRAM作为主要存储设备；所述加速器设计方法包括以下步骤：(1)对原网络数据进行8bit定点数量化，得到对检测精度影响最小的小数点位置，形成量化方案，该量化过程是逐层进行的；(2)FPGA芯片对YOLO的九层卷积网络作并行计算；(3)位置映射。解决了现有技术中FPGA芯片上的存储资源的增长速度不及神经网络规模增长迅速，一般的目标检测网络很难按照传统的设计思路移植到FPGA芯片上的技术问题，实现使用更少片上资源达到更快速度的目的。
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