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公开(公告)号：CN118553795A
公开(公告)日：2024-08-27
申请号：CN202410362834.0
申请日：2024-03-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/786 , H01L29/08 , H01L21/34 , H10B80/00
Abstract: 本申请公开了一种薄膜晶体管、薄膜晶体管的制造方法及存储器。该薄膜晶体管，包括源极、漏极、源极接触层、漏极接触层、沟道层、栅极层和栅极隔离层，栅极隔离层覆盖栅极层，源极和漏极设置在栅极隔离层上，源极接触层覆盖源极，漏极接触层覆盖漏极，沟道层覆盖源极接触层、漏极接触层和栅极隔离层，源极接触层和漏极接触层的迁移率均大于或等于预设迁移率阈值，从而实现了一种漏极接触电阻和源极接触电阻均较低的薄膜晶体管，提高了薄膜晶体管工作时的稳定性和可靠性。
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公开(公告)号：CN118366512A
公开(公告)日：2024-07-19
申请号：CN202410339056.3
申请日：2024-03-22
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: G11C11/4091 , G11C11/4096 , G11C11/4094 , G11C11/408
Abstract: 本申请公开了一种动态随机存取存储器的存储单元、阵列、存储器及设备。该存储单元包括写字线、写位线、写晶体管、读字线、读位线和读晶体管；读晶体管包括多层沟道，每一层沟道的材料各不相同；写晶体管的栅极连接写字线，写晶体管的第一极连接写位线，写晶体管的第二极连接读晶体管的栅极；写晶体管的第一极和第二极分别为写晶体管的源极和漏极中的一个；读晶体管的第一极连接读位线，读晶体管的第二极连接读字线；读晶体管的第一极和第二极分别为读晶体管的源极和漏极中的一个。本申请的存储单元，读晶体管包括多层沟道，每一层沟道的材料各不相同，该读晶体管能够形成在不同电压区间下的不同电流区间，能够实现单一存储节点的多位信息存储。
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公开(公告)号：CN116190455A
公开(公告)日：2023-05-30
申请号：CN202310244548.X
申请日：2023-03-14
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/336 , H01L29/423
Abstract: 本发明提出一种背栅氧化物半导体器件及其制备方法，采用自然氧化方法形成源漏电极的自然氧化层，实现了源极、漏极与金属钝化层的电学隔离，不再需要在源漏极与钝化层间设置offset，具备尺寸微缩潜力；同时，由于不再需要在源漏极与钝化层间设置offset，金属钝化层可以覆盖OS沟道的全部上表面，从而可以夺取更多OS材料中的氧，OS沟道中产生大量的氧空位，使得其与源极、漏极接触区域载流子浓度升高，因此具备优异的载流子迁移率。
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公开(公告)号：CN118431295A
公开(公告)日：2024-08-02
申请号：CN202410356163.7
申请日：2024-03-27
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/336
Abstract: 本发明公开一种半导体器件及其制作方法、电子设备，涉及半导体技术领域，以解决现有技术中传统平面OS‑TFT器件存在载流子迁移率较低，漏电增加等问题。该半导体器件包括：栅堆叠层、沟道、源区和漏区，所述沟道覆盖所述栅堆叠层，所述源区和所述漏区位于所述沟道的两侧，并覆盖部分沟道远离栅堆叠层一侧的表面，所述源区和所述漏区位于所述沟道表面部分图形化为指状结构，所述源区的指状结构与所述漏区的指状结构呈相对插指结构。半导体器件的制作方法包括上述技术方案所提的半导体器件。本发明提供的半导体器件用于降低电容器金属配线之间的寄生电容。
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公开(公告)号：CN116387159A
公开(公告)日：2023-07-04
申请号：CN202310262826.4
申请日：2023-03-14
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L21/336 , H01L29/786
Abstract: 本发明涉及一种背栅氧化物半导体器件采用低温、低压引发的氢自掺杂效应的退火方法，将背栅氧化物半导体器件置于低压、低温的氧气氛围中进行退火；其中，退火温度为200‑350℃，退火气体压强为0.5‑10mbar，氧气在源漏电极的遮蔽下自对准地修复所述背栅氧化物半导体器件的沟道、栅介质层界面中的缺陷。本发明采用低温低压氧气退火能够优化器件关态漏电的同时，利用氢自掺杂效应提升了器件的载流子迁移率与开态电流；同时该优化方法是一种自对准工艺，能分别优化沟道区域和源漏区域的接触电阻。
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Patent Agency Ranking
公开(公告)号：CN118173609A
公开(公告)日：2024-06-11
申请号：CN202311766202.2
申请日：2023-12-20
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/34 , H10B12/00
Abstract: 本申请属于半导体器件技术领域，具体涉及一种薄膜晶体管、存储器及其制备方法。该薄膜晶体管包括衬底，在衬底的任意表面上方设有半导体层，在半导体层远离衬底的表面设有源/漏层，在源/漏层的中央设有隔离层，在隔离层表面设有沟道，且沟道包覆隔离层，至少部分沟道为经等离子体轰击处理；该薄膜晶体管还包括栅极，栅极位于沟道背离隔离层的表面，在沟道与栅极之间设有栅介质层，在栅极上方设有掩膜层及顶电极，其中，顶电极贯穿掩膜层以连接沟道。该薄膜晶体管可以增加沟道中氧空位浓度和/或提高源漏接触区载流子浓度，通过减小源漏接触电阻以提高器件的开态电流。
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公开(公告)号：CN118398669A
公开(公告)日：2024-07-26
申请号：CN202410362413.8
申请日：2024-03-27
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/336
Abstract: 本申请公开了一种薄膜晶体管及其制备方法，薄膜晶体管包括第一导电层、隔离层和半导体层，隔离层形成于第一导电层一侧，隔离层包括连续设置的本体部和缓冲部，本体部包括背离第一导电层的第一表面，第一表面平行于第一导电层，缓冲部的厚度由靠近本体部一侧向远离本体部一侧逐渐减小；半导体层包括连续设置的第一部分和第二部分，第一部分形成于隔离层背离第一导电层的一侧、第二部分与第一导电层接触。本申请提供的薄膜晶体管可实现占用面积与制备良率的兼顾。
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公开(公告)号：CN118588765A
公开(公告)日：2024-09-03
申请号：CN202410282420.7
申请日：2024-03-12
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/336 , H01L29/423 , H01L29/06
Abstract: 本发明涉及一种薄膜晶体管及其制备方法，以解决传统OS‑TFT器件载流子迁移率低的问题。该薄膜晶体管包括：衬底；设置于所述衬底上表面的绝缘层；位于所述绝缘层上表面的鳍型栅；环绕式栅介质层和环绕式沟道，所述环绕式栅介质层覆盖所述鳍型栅的顶表面及侧表面，所述环绕式沟道环绕于所述环绕式栅介质层的外壁；设置于所述衬底上表面的源区和漏区，并且分别位于所述鳍型栅的相对的两侧，且与所述环绕式沟道接触。
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公开(公告)号：CN118053912A
公开(公告)日：2024-05-17
申请号：CN202311775135.0
申请日：2023-12-21
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/786 , H01L21/34 , H10B12/00
Abstract: 本申请属于半导体器件技术领域，具体涉及一种薄膜晶体管、存储器及其制备方法。该薄膜晶体管包含在源极和漏极之间设置隔离介质层，同时该隔离介质层与沟道之间还具备第一方向的部分重叠，相较于传统的沟道上方设置钝化层方式，本申请设计的隔离介质层能够有效降低器件关闭状态下的大部分电子迁移概率，从而起到明显降低漏电流及功耗的技术效果。
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公开(公告)号：CN115985915A
公开(公告)日：2023-04-18
申请号：CN202211484334.1
申请日：2022-11-24
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
Abstract: 本发明涉及一种垂直围栅薄膜晶体管及其制备方法，一种垂直围栅薄膜晶体管，自下往上依次包括：衬底；隔离层，其设置在衬底上；源极层，其设置到隔离层上；环状薄膜沟道，其垂直设置在源极层上；漏极层，其设置在筒状薄膜沟道上部；垂直围栅，其填充环状薄膜沟道的内部以及覆盖所述环状沟道的侧壁。本发明使用金属侧墙作为牺牲层，起到刻蚀过程中保护下层薄膜以及沟道释放的牺牲层作用，半导体侧墙作为沟道，通过将牺牲层腐蚀掉，使得片状或柱状半导体侧墙沟道立于上下的源漏金属之间，再填充栅介质和栅金属实现全包围栅结构，并且沟道是垂直方向的，且沟道的制备工艺也无需外延，使用PVD、CVD或者ALD即可。
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