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公开(公告)号：CN119451174A
公开(公告)日：2025-02-14
申请号：CN202411395978.2
申请日：2024-10-08
Applicant: 浙江大学 , 浙江大学杭州国际科创中心 , 北京智芯微电子科技有限公司
Abstract: 本发明公开了一种正斜角的接触式金属钨场板LDMOS器件。本发明通过引入正斜角硅来和接触式场板结构，缩减器件尺寸并辅助漂移区耗尽，从而可以提升器件的击穿电压，并提高漂移区浓度而降低导通电阻。此外接触式场板可以有效减小多晶硅栅极长度，从而降低栅极电荷，提高器件的开关速度。
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公开(公告)号：CN118656972A
公开(公告)日：2024-09-17
申请号：CN202410898003.5
申请日：2024-07-05
Applicant: 浙江大学 , 浙江大学杭州国际科创中心 , 北京智芯微电子科技有限公司
IPC: G06F30/20 , G06F18/214 , G06F18/24 , G06N3/04 , G06N3/08 , G06F111/06
Abstract: 本发明公开了一种基于最优目标函数的STI LDMOS器件的自动设计方法及系统。本发明首先训练深度神经网络性能预测模型；然后设计最优目标函数；所述最优目标函数定义为最优函数和目标函数之和；最后优化算法实现，具体是：选定优化算法，并设置最大迭代次数；在每一次迭代中，优化算法不断设计新器件结构；将此器件结构输入到训练完备的深度神经网络性能预测模型中，得到相应的器件性能值和品质因数；通过得到的性能值、品质因数和最优目标函数不断驱动优化算法去设计最优的器件；输出迭代过程中满足目标性能值并且达到最优品质因数的器件结构。本发明设计了最优目标函数，可以驱动优化算法设计出同时满足目标性能值和最优品质因数的器件结构。
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公开(公告)号：CN118610263A
公开(公告)日：2024-09-06
申请号：CN202410952580.8
申请日：2024-07-16
Applicant: 浙江大学 , 浙江大学杭州国际科创中心 , 北京智芯微电子科技有限公司
IPC: H01L29/78 , H01L29/40 , H01L29/423
Abstract: 本发明公开一种主从栅极和分裂场板结构的LDMOS器件结构。本发明包括衬底区、沟道区、漂移区、主栅极结构、从栅极结构和分裂场板结构。所述从栅极结构位于所述漂移区表面，用于漂移区域的沟道调节；所述场板结构有多个，均位于所述漂移区表面，且在从栅极结构与漏区之间，用于优化漂移区的电场分布，减少局部电场集中。本发明通过在常规栅极旁增加了一个尺寸更小的栅极，并额外添加电压，以期望能够实现更好的LDMOS器件电学性能。本发明通过添加分列式的多个浮动场板，将浮动场板放置在漂移区域的顶部，可以帮助优化漂移区的电场分布，减小电场峰值强度，降低边缘效应，从而提高器件的性能和稳定性。
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公开(公告)号：CN118566589A
公开(公告)日：2024-08-30
申请号：CN202410691002.3
申请日：2024-05-30
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明公开一种新型测量薄膜电阻温度系数的方法及系统。本发明给电阻施加不同大小的恒定电流来控制电阻的温度；基于四探针法并通过改进的范德堡法计算电阻；基于不同恒定电流下所测得的电阻，结合红外测温仪获取的温度，计算得到电阻温度系数。本发明可以快速测量出温度，并由此计算出温度系数，节省大量时间成本，同时本发明不受样品大小和探针游移的影响，无需保持重复测量时探针位置一致性。
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公开(公告)号：CN119730351A
公开(公告)日：2025-03-28
申请号：CN202411772569.X
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H10D64/27 , H01L21/265
Abstract: 本发明提供一种半导体结构、制作方法、芯片及电路，涉及半导体领域。半导体结构包括：衬底；阱区，形成于所述衬底内；其中，所述阱区包括多个由外至内依次离子注入形成的子阱区，最内侧的子阱区注入的离子的相对原子质量大于其余子阱区注入的离子的相对原子质量；栅极，所述栅极呈台阶状形成于所述阱区的最内侧的子阱区的上表面；侧墙，形成于所述栅极两侧。通过本发明，能够减少氧化增强扩散效应和瞬态增强效应，使得栅极下方的沟道表面的杂质浓度不会上升太快而确保器件结构的阈值电压和饱和电流的稳定，提升最终形成的半导体结构的性能。
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Patent Agency Ranking
公开(公告)号：CN119153523B
公开(公告)日：2025-03-21
申请号：CN202411333631.5
申请日：2024-09-24
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体领域。晶体管包括：衬底、体区、漂移区、源极、漏极、衬底凹槽，衬底凹槽为底部圆滑的碗状构型；场板氧化层，形成于衬底凹槽内，且场板氧化层的厚度小于衬底凹槽的深度；栅氧化层，形成于源极与场板氧化层之间未形成衬底凹槽的衬底上表面，以及衬底凹槽靠近源极且未被场板氧化层覆盖的槽壁表面；多晶硅层，形成于栅氧化层上表面，并覆盖部分场板氧化层，栅氧化层与形成于栅氧化层上表面的多晶硅层共同作为栅极，场板氧化层与覆盖在部分场板氧化层上的多晶硅层共同作为场板。本发明能够提高栅极对沟道的控制能力，降低导通电阻，提高击穿电压，缩小器件尺寸。
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公开(公告)号：CN119743992A
公开(公告)日：2025-04-01
申请号：CN202411772741.1
申请日：2024-12-04
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本发明提供一种层间介质膜形成方法、半导体结构和芯片，涉及半导体技术领域。制作方法包括：在形成多个栅极结构之后，分别在每一栅极结构两侧形成初始侧墙结构；其中，所述栅极结构呈台阶状突出于衬底上表面；所述初始侧墙结构为由上至下相同厚度的构型；对所述初始侧墙结构进行多次刻蚀，形成上端窄下端宽构型的侧墙结构；其中，所述多次刻蚀包括干法刻蚀和湿法刻蚀；在衬底、栅极结构和侧墙结构表面形成层间介质膜。通过本发明，能够增大相邻两个栅极结构侧墙的间距，减少高密度等离子体层间介质层工艺在填充过程产生的孔洞，保证接触孔刻蚀，保证接触孔侧壁阻挡层的填充以及钨的填充，提高静态随机存取存储器良率。
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公开(公告)号：CN119297099A
公开(公告)日：2025-01-10
申请号：CN202411315952.2
申请日：2024-09-20
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L21/66 , H01L23/544 , G01B7/02
Abstract: 本发明提供一种MOS管有效沟道长度测试方法及装置，属于半导体制造技术领域。该方法应用于MOS管测试结构，所述MOS管测试结构包括：多个MOS单元，每一个MOS单元包括衬底、源极、漏极和栅极，所述源极和所述漏极分别设置于所述衬底上，所述栅极位于所述源极和所述漏极之间，所述衬底与所述栅极之间设置有隔离氧化层；其中，各个MOS单元共用一个衬底，各个MOS单元的栅极长度不同，相邻两个MOS单元共用源极或漏极。在测试时只需一组测试结构单元即可测试有效沟道长度，大大提高了测试效率，减小了测试结构所占据空间。
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公开(公告)号：CN119153523A
公开(公告)日：2024-12-17
申请号：CN202411333631.5
申请日：2024-09-24
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
IPC: H01L29/78 , H01L21/336 , H01L29/423
Abstract: 本发明提供一种横向双扩散场效应晶体管、制作方法、芯片及电路，涉及半导体领域。晶体管包括：衬底、体区、漂移区、源极、漏极、衬底凹槽，衬底凹槽为底部圆滑的碗状构型；场板氧化层，形成于衬底凹槽内，且场板氧化层的厚度小于衬底凹槽的深度；栅氧化层，形成于源极与场板氧化层之间未形成衬底凹槽的衬底上表面，以及衬底凹槽靠近源极且未被场板氧化层覆盖的槽壁表面；多晶硅层，形成于栅氧化层上表面，并覆盖部分场板氧化层，栅氧化层与形成于栅氧化层上表面的多晶硅层共同作为栅极，场板氧化层与覆盖在部分场板氧化层上的多晶硅层共同作为场板。本发明能够提高栅极对沟道的控制能力，降低导通电阻，提高击穿电压，缩小器件尺寸。
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公开(公告)号：CN119815904A
公开(公告)日：2025-04-11
申请号：CN202411934978.5
申请日：2024-12-26
Applicant: 北京智芯微电子科技有限公司 , 浙江大学
Abstract: 本公开涉及半导体制造技术领域，具体涉及一种N型半导体器件、半导体器件及其制造方法、芯片和电子设备，所述N型半导体器件的制造方法，包括：提供形成有栅极结构的衬底；对所述栅极结构两侧的衬底进行多次预非晶化注入；其中，除最后一次预非晶化注入外，每一次预非晶化注入后进行一次低温退火处理；在最后一次预非晶化注入后对所述栅极结构两侧的衬底进行源漏注入，形成源极和漏极。上述技术方案利用对栅极结构两侧的衬底进行多次预非晶化注入，后续在退火的过程中，源漏区的衬底由非晶态向晶态转变时发生体积膨胀对沟道产生应力作用，从而提升了沟道的张应力，进而能够提升电子迁移率。
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