用于带冗余输入的折叠放大器电路

    公开(公告)号:CN117978112A

    公开(公告)日:2024-05-03

    申请号:CN202311518245.9

    申请日:2023-11-15

    Abstract: 本发明属于集成电路领域,具体涉及了一种用于带冗余输入的折叠放大器电路,旨在解决现有的折叠放大电路依靠引入平均电阻的方式会引入边界效应的问题。本发明包括:所述折叠放大器电路设置于前级预放大器的输出端之后;所述折叠放大输入电路,对所述前级预放大器的输出信号进行折叠,获取折叠信号;所述通道选择开关电路,用于基于外部输入的控制时序控制折叠放大输入电路与恒定输出负载电路之间折叠信号的输出通道交换;所述恒定输出负载电路,用于通过差分负载结构确保所述折叠信号恒定。本发明可以在输出共模不变的基础上,将预放大器级的冗余输出信号进行折叠且不影响整体电路结构,减小预放大器平均电阻网络引入的边界效应。

    一种多路时域交织数据转换器的前台时间误差校正电路

    公开(公告)号:CN112564703B

    公开(公告)日:2023-08-29

    申请号:CN202011529532.6

    申请日:2020-12-22

    Abstract: 本发明公开了一种多路时域交织数据转换器的前台时间误差校正电路,降采样通道数据抽取电路可将信号传输数据降低至通道采样速率,抽取数据通过过零点检测电路判断每相邻通道转换数据之间是否存在过零点,预归一电路可去掉通道间的非差异部分,留下通道间差异信息作为通道间时间误差信息。误差信息经累加器和步长调节电路收敛至通道时间误差值后经泰勒一阶展开校正电路对含有通道时间误差的原始转换信号进行校正。且本结构增加了均方差检测电路,以判断电路是否收敛到可靠精度。本发明采用过零点统计技术,且可根据实际情况调节步长参数,平衡收敛时间和收敛精度,增加校正系统灵活性,实现了多通道时域交织转换器通道时间误差校正。

    一种用于高速低抖动DLL的可编程延时线电路

    公开(公告)号:CN115664390A

    公开(公告)日:2023-01-31

    申请号:CN202211216745.2

    申请日:2022-09-30

    Abstract: 本发明涉及一种用于高速低抖动DLL的可编程延时线电路,包括可变延时线电路、逻辑控制电路和时钟驱动电路。可变延时线电路可通过调节延时线长度,灵活改变输入时钟的传输延时;同时,可变延时线电路可通过改变单级延时偏置电压,进而精细改变输入时钟的传输延时;逻辑控制电路将外部输入编程码译码为延时线长度控制信号;时钟驱动电路能够将时钟恢复为满幅度的方波时钟信号,并校正时钟信号的占空比和交叉点以供后级电路使用。本发明能够精确且灵活实现高速低抖动差分时钟延时调整,通过增加延时链长度,进而单级延时单元的延时精度不断提高,能够满足高速低抖动DLL对可变延时线宽延时调节范围和高延时调节精度的要求。

    一种多路时域交织数据转换器的前台时间误差校正电路

    公开(公告)号:CN112564703A

    公开(公告)日:2021-03-26

    申请号:CN202011529532.6

    申请日:2020-12-22

    Abstract: 本发明公开了一种多路时域交织数据转换器的前台时间误差校正电路,降采样通道数据抽取电路可将信号传输数据降低至通道采样速率,抽取数据通过过零点检测电路判断每相邻通道转换数据之间是否存在过零点,预归一电路可去掉通道间的非差异部分,留下通道间差异信息作为通道间时间误差信息。误差信息经累加器和步长调节电路收敛至通道时间误差值后经泰勒一阶展开校正电路对含有通道时间误差的原始转换信号进行校正。且本结构增加了均方差检测电路,以判断电路是否收敛到可靠精度。本发明采用过零点统计技术,且可根据实际情况调节步长参数,平衡收敛时间和收敛精度,增加校正系统灵活性,实现了多通道时域交织转换器通道时间误差校正。

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