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公开(公告)号：CN113315531A
公开(公告)日：2021-08-27
申请号：CN202110572937.6
申请日：2021-05-25
Applicant: 之江实验室
Abstract: 本发明公开了一种同时同频全双工信号接收方法，该方法包括：将发送基带信号作为自干扰参考信号，构建自干扰后对接收信号执行初级自干扰消除；将初级自干扰消除信号通过定时同步环路，由重采样a实现在有用信号最佳采样点的定时恢复，并将定时同步环路中的定时误差信号通过低通滤波后，控制重采样b1和重采样b2分别实现对自干扰参考信号和接收信号的最佳采样点恢复；利用重采样后的自干扰参考信号和接收信号执行联合自干扰消除与均衡，再通过信号解调完成对有用信号的接收。通过以上方法，可以显著增强同时同频全双工的自干扰消除能力，提升有用信号的接收性能。
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公开(公告)号：CN117149698A
公开(公告)日：2023-12-01
申请号：CN202311080386.7
申请日：2023-08-25
Applicant: 之江实验室
IPC: G06F15/78
Abstract: 本发明公开了一种FPGA多路并行实现下的目标信号位置调整实现方法，将M路并行流水线输入、N路并行流水线输出的系统中处于N路并行下随机位置的目标(目标循环出现)，固定至某个范围(M≤N，M、N均为正整数)，该方法通过操作使能这个单比特信号来实现大并行路数数据的移位，当目标位置p在参考范围内，则不做处理，若目标位置p在参考范围外则插入一个有效使能(插入的有效使能长度为1个时钟周期)，下一信号周期继续判断目标位置，循环反馈，直至目标位置p在参考范围P内。相比于传统的直接将信号进行移位的方式，本发明能够简单有效地满足多路并行信号流水线输入条件下无缓存移位，资源占用少、功耗低、布线容易。
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公开(公告)号：CN114866384B
公开(公告)日：2023-09-19
申请号：CN202210409708.7
申请日：2022-04-19
Abstract: 本发明公开了一种高速率通信场景下的低复杂度频域均衡实现方法，该方法包括：对M路并行输入数据进行整流分块，每个块包含长度为N1的循环前缀和长度为N2的有效数据，记N＝N1+N2＝aMQ，其中M、a和N均为2的正整数次幂且a≤M，Q为正整数，每个块的时钟周期数为N/M；对每块分别进行M路并行分级FFT，其级数为Q+1；FFT后的数据与均衡系数进行M路并行乘法完成频域均衡；均衡后的结果送入M路并行Q+1级分级IFFT；最后将每个块的N2个有效数据截取输出。本发明提出的频域均衡方法采用了并行分级FFT/IFFT，可保证其处理速度与数据输入速度一致且所需乘法器个数最少，并且具有较低的处理延时，特别适用于多路并行处理的高速率通信系统。
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公开(公告)号：CN117014261B
公开(公告)日：2024-02-23
申请号：CN202311285429.5
申请日：2023-10-07
Applicant: 之江实验室
Abstract: 本发明公开了一种双极化信道估计实现方法和装置，属于无线通信和信号处理领域。包括：设计基于Golay互补序列的信道估计基础导频；基于信道估计基础导频以及相同长度的零导频，构建双极化信道估计导频，将其插入帧同步序列和待发送的有用数据之间，得到双极化发送信号并由发送端发出；接收端获取接收信号，将信道估计基础导频的主体部分作为本地序列，利用本地序列分别对两个极化方向的接收信号执行滑动相关计算，截取相应位置的滑动相关值计算双极化信道估计结果，得到两个极化方向的同极化响应和异极化响应。本发明提出的双极化信道估计方法具有低实现复杂度和优异性能，能为双极化通信的可靠性提供保障。
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Patent Agency Ranking
公开(公告)号：CN114866384A
公开(公告)日：2022-08-05
申请号：CN202210409708.7
申请日：2022-04-19
Abstract: 本发明公开了一种高速率通信场景下的低复杂度频域均衡实现方法，该方法包括：对M路并行输入数据进行整流分块，每个块包含长度为N1的循环前缀和长度为N2的有效数据，记N＝N1+N2＝aMQ，其中M、a和N均为2的正整数次幂且a≤M，Q为正整数，每个块的时钟周期数为N/M；对每块分别进行M路并行分级FFT，其级数为Q+1；FFT后的数据与均衡系数进行M路并行乘法完成频域均衡；均衡后的结果送入M路并行Q+1级分级IFFT；最后将每个块的N2个有效数据截取输出。本发明提出的频域均衡方法采用了并行分级FFT/IFFT，可保证其处理速度与数据输入速度一致且所需乘法器个数最少，并且具有较低的处理延时，特别适用于多路并行处理的高速率通信系统。
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公开(公告)号：CN117040996B
公开(公告)日：2024-02-13
申请号：CN202311295827.5
申请日：2023-10-09
Applicant: 之江实验室
Abstract: 本发明公开了并行传输下IQ延迟对齐与定时同步联合实现方法和系统，本发明对输入的I/Q两路数据进行相位可配的匹配滤波之后输出两倍符号速率的采样信号，对I路和Q路信号分别进行定时误差检测和环路滤波，并对中心采样点进行相位累加和IQ延迟校正，分别获取I/Q两路匹配滤波的输入数据起始位置和滤波系数地址索引，得到对应的匹配滤波输入数据和系数。当I/Q两路信号同时为最佳采样时刻的信号时，环路收敛，输出信号即为无IQ延迟的最佳采样信号。本发明适用于任意带宽的高速并行传输系统，能够灵活支持任意倍符号速率的采样和1个符号周期以内的IQ延迟校正，同时解决了定时同步和IQ延迟对齐两大问题。
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公开(公告)号：CN117150196A
公开(公告)日：2023-12-01
申请号：CN202311080392.2
申请日：2023-08-25
Applicant: 之江实验室
Abstract: 本发明提出一种基于FPGA的高速紧凑流水线型矩阵转置实现方法，对FPGA中M路并行流水线输入的N行×N列矩阵X进行转置，得到M路并行流水线输出的矩阵XT(M≤N)，该方法包括：将M路并行数据整形为K路并行数据(K为不小于M且能整除N的最小值，计N＝αK，α为正整数)；开辟K个RAM空间，每个空间的深度为L＝N2/K；将输入的K路并行数据整序后按照配置好的地址写入K个RAM空间，同时将该地址中的数据读出后整序输出，最后将K路并行数据整形为M路并行数据，得到转置后的M路并行输出的N行×N列矩阵XT。本发明满足多路并行数据流水线输入条件下无缓存转置，且所占空间仅为传统的50％。
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公开(公告)号：CN117040996A
公开(公告)日：2023-11-10
申请号：CN202311295827.5
申请日：2023-10-09
Applicant: 之江实验室
Abstract: 本发明公开了并行传输下IQ延迟对齐与定时同步联合实现方法和系统，本发明对输入的I/Q两路数据进行相位可配的匹配滤波之后输出两倍符号速率的采样信号，对I路和Q路信号分别进行定时误差检测和环路滤波，并对中心采样点进行相位累加和IQ延迟校正，分别获取I/Q两路匹配滤波的输入数据起始位置和滤波系数地址索引，得到对应的匹配滤波输入数据和系数。当I/Q两路信号同时为最佳采样时刻的信号时，环路收敛，输出信号即为无IQ延迟的最佳采样信号。本发明适用于任意带宽的高速并行传输系统，能够灵活支持任意倍符号速率的采样和1个符号周期以内的IQ延迟校正，同时解决了定时同步和IQ延迟对齐两大问题。
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公开(公告)号：CN117014261A
公开(公告)日：2023-11-07
申请号：CN202311285429.5
申请日：2023-10-07
Applicant: 之江实验室
Abstract: 本发明公开了一种双极化信道估计实现方法和装置，属于无线通信和信号处理领域。包括：设计基于Golay互补序列的信道估计基础导频；基于信道估计基础导频以及相同长度的零导频，构建双极化信道估计导频，将其插入帧同步序列和待发送的有用数据之间，得到双极化发送信号并由发送端发出；接收端获取接收信号，将信道估计基础导频的主体部分作为本地序列，利用本地序列分别对两个极化方向的接收信号执行滑动相关计算，截取相应位置的滑动相关值计算双极化信道估计结果，得到两个极化方向的同极化响应和异极化响应。本发明提出的双极化信道估计方法具有低实现复杂度和优异性能，能为双极化通信的可靠性提供保障。
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