公开(公告)号：CN114446878A

公开(公告)日：2022-05-06

申请号：CN202011194876.6

申请日：2020-10-30

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 赵炳贵

IPC: H01L21/8234 ,  H01L27/088

Abstract: 本发明实施例提供了一种半导体结构及其形成方法，所述半导体结构的形成方法，在完成栅极结构的加工后，还进行支撑层的刻蚀，得到所述剩余支撑层，然后再通过形成覆盖剩余支撑层的第二介质层，形成用于开设第一沟槽的加工平台，由于第一介质层和第二介质层的材料相同，在进行第一沟槽的形成时，可以同时去除源漏掺杂区上方的第一介质层和第二介质层，以及剩余支撑层上方的第二介质层，从而可以使第一沟槽中的部分段的截面尺寸增大，并可以进一步增大在第一沟槽内形成的源漏导电插塞的部分段的截面尺寸，以实现源漏掺杂区的电连接的同时，减小了所述源漏导电插塞的电阻。

公开(公告)号：CN114141700A

公开(公告)日：2022-03-04

申请号：CN202010923219.4

申请日：2020-09-04

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 赵炳贵

IPC: H01L21/768

Abstract: 一种半导体结构的形成方法，包括：在所述第一介质层表面、栅极结构顶部表面以及插塞顶部表面形成第二介质层；在所述第二介质层内形成暴露出第一介质层表面的第一开口，且所述第一开口暴露出至少两个栅极结构顶部表面或至少两个插塞顶部表面；在所述第一开口内形成第一初始导电结构；刻蚀部分所述第一初始导电结构直至暴露出第一介质层表面，形成分立的第一导电结构，所述第一导电结构位于栅极结构顶部表面或插塞顶部表面。所述第一初始导电结构沿垂直于栅极结构延伸方向的尺寸较大，降低了形成所述第一初始导电结构的刻蚀工艺难度，并且所述第二开口保证能够使相邻第一导电结构之间隔离，有利于增大工艺窗口。

公开(公告)号：CN114068393A

公开(公告)日：2022-02-18

申请号：CN202010760742.X

申请日：2020-07-31

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 赵炳贵

IPC: H01L21/768 ,  H01L23/535 ,  H01L23/48

Abstract: 一种半导体结构及其形成方法，形成方法包括：基底包括衬底、位于衬底上的栅极结构、位于栅极结构两侧的源漏掺杂层以及位于栅极结构侧部且覆盖源漏掺杂层的层间介质层；在栅极结构和层间介质层上形成介电层；在介电层上形成图形层；以图形层为掩膜刻蚀介电层，形成露出层间介质层的第一开口；图形化图形层，形成具有第一凹槽的图形定义层，第一凹槽露出第一开口的同时且露出所述栅极结构顶部的所述介电层；以图形定义层为掩膜刻蚀第一开口露出的层间介质层，以及栅极结构顶部的介电层，形成露出源漏掺杂层和栅极结构的第二开口；在第二开口中形成插塞。本发明实施例中的插塞不易与衬底连接，降低插塞漏电流的概率，提高半导体结构的电学性能。

公开(公告)号：CN114446866A

公开(公告)日：2022-05-06

申请号：CN202011194850.1

申请日：2020-10-30

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 赵炳贵

IPC: H01L21/768 ,  H01L23/48 ,  H01L21/8234 ,  H01L27/088

Abstract: 本发明实施例所提供的半导体结构的形成方法，通过两个步骤实现暴露源漏掺杂区的第一沟槽的形成和位于栅极结构上方的第二沟槽的形成，并且在形成所述第二沟槽时，以所述隔离层为停止层，使得所述栅极结构并未被暴露，而是被隔离层一直保护起来，直至在形成导电插塞之前，才刻蚀所述栅极结构的顶面上方的隔离层和第一保护层，暴露所述栅极结构。可以看出，本发明实施例所提供的半导体结构的形成方法，只在形成导电插塞前一步才去除栅极结构上方的隔离层和第一保护层，可以很好的保护所述栅极结构，缩短栅极结构暴露的时间，减小形成颗粒缺陷的可能，从而减小所述半导体结构失效的概率，从而可以提高所得的半导体结构的性能。

公开(公告)号：CN113658865A

公开(公告)日：2021-11-16

申请号：CN202010399160.3

申请日：2020-05-12

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 赵炳贵

IPC: H01L21/336 ,  H01L21/8234 ,  H01L29/06

Abstract: 一种半导体结构的形成方法，包括：在所述介质层内形成若干第一开口，各所述第一开口底部均暴露出一个第一源漏掺杂区顶部表面；在所述介质层内形成若干第二开口，各所述第二开口底部均暴露出一个第一栅极结构顶部的部分表面；在所述介质层内形成若干第三开口，所述第三开口底部高于所述第一栅极层顶部表面，所述第三开口分别与所述第一开口以及第二开口相连通。所述方法能够减少不同制程之间互相造成影响，使得形成的半导体结构的性能较好。

公开(公告)号：CN114141751A

公开(公告)日：2022-03-04

申请号：CN202010923222.6

申请日：2020-09-04

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 赵炳贵

IPC: H01L23/528 ,  H01L21/768 ,  H01L29/417 ,  H01L29/423

Abstract: 一种半导体结构及其形成方法，其中方法包括：在所述第一介质层、栅极结构以及源漏插塞表面形成第二介质层；在所述第二介质层内形成连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；在所述第二介质层和连接插塞表面形成第三介质层；在所述第三介质层内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。通过所述第三介质层将连接插塞隔离，并且通过所述第一插塞选择了需要外连的连接插塞，由于所述第一插塞占据的面积较小，有利于降低后续的导电层的布线难度。

公开(公告)号：CN114068392A

公开(公告)日：2022-02-18

申请号：CN202010760731.1

申请日：2020-07-31

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 赵炳贵

IPC: H01L21/768 ,  H01L23/48 ,  H01L23/535 ,  H01L23/528

Abstract: 一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、位于衬底上的栅极结构、位于栅极结构两侧的源漏掺杂层以及位于栅极结构侧部且覆盖源漏掺杂层的层间介质层；在栅极结构和层间介质层上形成介电层；刻蚀介电层和层间介质层，形成露出源漏掺杂层的第一开口；在第一开口中形成第一插塞；在介电层上形成图形定义层，图形定义层中具有与栅极结构对应的第一凹槽；刻蚀第一凹槽露出的介电层，在介电层中形成露出栅极结构的第二开口；介电层比第一插塞更易被刻蚀，形成第二开口的过程中，第一插塞不易受损伤，第二开口不易露出源漏掺杂层底部的衬底，形成在第二开口中的第二插塞不易与衬底连接，能提高半导体结构的性能。

公开(公告)号：CN114141623A

公开(公告)日：2022-03-04

申请号：CN202010922638.6

申请日：2020-09-04

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 赵炳贵

IPC: H01L21/336 ,  H01L21/027 ,  H01L21/033 ,  H01L29/78 ,  G03F1/80

Abstract: 一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧的源漏掺杂层以及位于所述栅极结构两侧且覆盖所述源漏掺杂层的层间介质层；在所述栅极结构和层间介质层上形成掩膜层，所述掩膜层开设有第一开口，所述第一开口与所述源漏掺杂层对应且沿所述栅极结构的延伸方向延伸且连续；形成牺牲层，所述牺牲层填充部分所述第一开口；刻蚀未被所述牺牲层填充部分的所述第一开口对应的所述层间介质层，形成露出所述源漏掺杂层的第一沟槽。所述方法提高了器件的电学性能且简化了工艺，降低了成本。

公开(公告)号：CN114121796A

公开(公告)日：2022-03-01

申请号：CN202010888616.2

申请日：2020-08-28

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 赵炳贵

IPC: H01L21/8234 ,  H01L27/088

Abstract: 一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构侧部的源漏掺杂层以及覆盖所述源漏掺杂层的层间介质层，所述层间介质层露出所述栅极结构的顶部；刻蚀所述源漏掺杂层顶部的所述层间介质层，形成开口；在所述开口的侧壁上形成保护层；形成所述保护层后，在所述开口中形成源漏插塞。本申请实施例中，所述保护层将所述源漏插塞与所述栅极结构电隔离，使得所述源漏插塞与栅极结构不易桥接，有利于提高半导体结构的电学性能。

公开(公告)号：CN114141751B

公开(公告)日：2025-04-22

申请号：CN202010923222.6

申请日：2020-09-04

Applicant: 中芯国际集成电路制造(上海)有限公司 ,  中芯国际集成电路制造(北京)有限公司

Inventor： 赵炳贵

IPC: H01L23/528 ,  H01L21/768 ,  H10D64/23 ,  H10D64/27

Abstract: 一种半导体结构及其形成方法，其中方法包括：在所述第一介质层、栅极结构以及源漏插塞表面形成第二介质层；在所述第二介质层内形成连接插塞，且所述连接插塞位于相邻的栅极结构和源漏插塞顶部表面；在所述第二介质层和连接插塞表面形成第三介质层；在所述第三介质层内形成第一插塞，所述第一插塞顶部表面高于所述连接插塞的顶部表面，且所述第一插塞与所述连接插塞电连接。通过所述第三介质层将连接插塞隔离，并且通过所述第一插塞选择了需要外连的连接插塞，由于所述第一插塞占据的面积较小，有利于降低后续的导电层的布线难度。