公开(公告)号：CN109828447B

公开(公告)日：2021-01-05

申请号：CN201811603909.0

申请日：2018-12-26

Applicant: 中核控制系统工程有限公司

Inventor： 钱一名 ,  刘志凯 ,  梁成华 ,  王冬 ,  胡义武 ,  郭振 ,  赵爽

IPC: G04G7/00 ,  G06F15/173

Abstract: 本发明涉及一种基于FPGA+ARM架构的网关通信数据对时方法，包括以下步骤：第一步：网关通信模块接收IRIG‑B码并输入到FPGA；第二步：FPGA按照IRIG‑B码编码格式解析BCD进制的时间信息；第三步：进而把天信息转换成月和日信息；第四步：FPGA把BCD进制的时间信息转换成十六进制，并对所有时间信息进行CRC编码；第五步：按照FPGA与ARM共享RAM区的数据格式，FPGA把十六进制时间信息和CRC校验值写入FPGA与ARM可读写操作的共享RAM区；第六步：FPGA在成功解析出完整时间信息ta后才开始计时410ms；第七步：ARM接收到秒脉冲PPSa后，产生中断；第八步：ARM判断秒脉冲PPSa到来时刻是否在1000ms计数器的偏差范围997ms～1000ms内。本发明具有精度高、功耗低、性能稳定、传输快等优点，并能实现较强的抗干扰能力。

公开(公告)号：CN109828447A

公开(公告)日：2019-05-31

申请号：CN201811603909.0

申请日：2018-12-26

Applicant: 中核控制系统工程有限公司

Inventor： 钱一名 ,  刘志凯 ,  梁成华 ,  王冬 ,  胡义武 ,  郭振 ,  赵爽

IPC: G04G7/00 ,  G06F15/173

Abstract: 本发明涉及一种基于FPGA+ARM架构的网关通信数据对时方法，包括以下步骤：第一步：网关通信模块接收IRIG-B码并输入到FPGA；第二步：FPGA按照IRIG-B码编码格式解析BCD进制的时间信息；第三步：进而把天信息转换成月和日信息；第四步：FPGA把BCD进制的时间信息转换成十六进制，并对所有时间信息进行CRC编码；第五步：按照FPGA与ARM共享RAM区的数据格式，FPGA把十六进制时间信息和CRC校验值写入FPGA与ARM可读写操作的共享RAM区；第六步：FPGA在成功解析出完整时间信息ta后才开始计时410ms；第七步：ARM接收到秒脉冲PPSa后，产生中断；第八步：ARM判断秒脉冲PPSa到来时刻是否在1000ms计数器的偏差范围997ms～1000ms内。本发明具有精度高、功耗低、性能稳定、传输快等优点，并能实现较强的抗干扰能力。