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公开(公告)号：CN113451260B
公开(公告)日：2024-01-16
申请号：CN202110612403.1
申请日：2021-06-02
Applicant: 中国科学院计算技术研究所
IPC: H01L23/50 , H10B80/00 , H01L21/768
Abstract: 本发明提出一种基于系统总线的三维芯片及其三维化方法，包括至少两片同构逻辑芯片，且该同构逻辑芯片间相互垂直堆叠，同构逻辑芯片间的各个模块相互重合；每片同构逻辑芯片内部的系统总线与相邻其同构逻辑芯片内部的系统总线相连。本发明通过上述结构实现同构芯片之间的通信，以实现芯片的3D化。
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公开(公告)号：CN113451260A
公开(公告)日：2021-09-28
申请号：CN202110612403.1
申请日：2021-06-02
Applicant: 中国科学院计算技术研究所
IPC: H01L23/50 , H01L25/065 , H01L21/768
Abstract: 本发明提出一种基于系统总线的三维芯片及其三维化方法，包括至少两片同构逻辑芯片，且该同构逻辑芯片间相互垂直堆叠，同构逻辑芯片间的各个模块相互重合；每片同构逻辑芯片内部的系统总线与相邻其同构逻辑芯片内部的系统总线相连。本发明通过上述结构实现同构芯片之间的通信，以实现芯片的3D化。
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公开(公告)号：CN113392604A
公开(公告)日：2021-09-14
申请号：CN202110622895.2
申请日：2021-06-04
Applicant: 中国科学院计算技术研究所
IPC: G06F30/32 , G06F12/084 , G06F12/0877 , G06F115/12
Abstract: 本发明提出一种基于先进封装技术的多CPU共封架构下高速缓存的动态扩容方法及系统，目的是解决扩大高速缓存带来的CPU芯片投片成本增加和封装困难的问题，提出了一种新的可动态扩展容量的CPU高速缓存结构设计。在该结构中，通过设计不同CPU间高速缓存的交互机制，并借助封装技术，使CPU自身片内的高速缓存可以访问同类CPU片内的高速缓存，从而达到可动态扩展CPU片内高速缓存容量的目的，实现多CPU间的高速缓存共享。
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公开(公告)号：CN113392604B
公开(公告)日：2023-08-01
申请号：CN202110622895.2
申请日：2021-06-04
Applicant: 中国科学院计算技术研究所
IPC: G06F30/32 , G06F12/084 , G06F12/0877 , G06F115/12
Abstract: 本发明提出一种基于先进封装技术的多CPU共封架构下高速缓存的动态扩容方法及系统，目的是解决扩大高速缓存带来的CPU芯片投片成本增加和封装困难的问题，提出了一种新的可动态扩展容量的CPU高速缓存结构设计。在该结构中，通过设计不同CPU间高速缓存的交互机制，并借助封装技术，使CPU自身片内的高速缓存可以访问同类CPU片内的高速缓存，从而达到可动态扩展CPU片内高速缓存容量的目的，实现多CPU间的高速缓存共享。
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