公开(公告)号：CN119907238A

公开(公告)日：2025-04-29

申请号：CN202411940718.9

申请日：2024-12-26

Applicant: 北京超弦存储器研究院 ,  中国科学院微电子研究所

Inventor： 刘金彪 ,  毛淑娟 ,  孙祥烈 ,  高建峰 ,  罗军

IPC: H10B12/00

Abstract: 本发明提供了一种存储器及其制备方法。本发明的存储器的制备方法，包括如下步骤：1)在具有外围电路的晶圆上沉积介质并刻蚀形成第一深孔；2)依次沉积掺杂多晶硅和介质，随后去除顶部介质和掺杂多晶硅；3)沉积电容介质并在第一深孔中刻蚀形成第二深孔，随后沉积氮化硅；4)沉积掺杂非晶硅，激光退火形成具有大晶粒尺寸的多晶硅薄膜；5)刻蚀顶部有源区并制备晶体管，沉积介质并平坦化，随后依次沉积栅介质和掺杂非晶硅，激光退火形成掺杂多晶硅电极；6)刻蚀形成栅极，随后刻蚀通孔并进行金属互连，完成存储器制备。本发明的制备方法减少了存储单元的占用面积，并大幅提高了多晶硅薄膜晶体管的性能。

公开(公告)号：CN113809070A

公开(公告)日：2021-12-17

申请号：CN202110918277.2

申请日：2021-08-11

Applicant: 中国科学院微电子研究所

Inventor： 毛淑娟 ,  殷华湘 ,  刘战峰 ,  王桂磊 ,  罗军

IPC: H01L27/06 ,  H01L27/088 ,  H01L21/8234

Abstract: 本发明涉及一种基带RF一体化集成结构及集成方法。其包括基带芯片逻辑器件和射频器件；基带芯片逻辑器件采用FinFET结构；射频器件采用平面场效应晶体管；射频器件集成于基带芯片的上方，并且通过层间介质隔离；层间介质中设有通孔，使射频器件与基带芯片逻辑器件互连。集成方法包括：提供具有FinFET结构的基带芯片逻辑器件；在基带芯片逻辑器件上方形成层间介质层；形成半导体层；制作平面场效应晶体管，形成射频器件；刻蚀通孔，填充、金属化，使器件互连。本发明采用单片三维工艺集成，二者的物理距离大大缩短，提高了信号传输速度和降低了功耗，并且兼具FinFET基带芯片与FD SOI射频器件的优良特性。

公开(公告)号：CN112635472A

公开(公告)日：2021-04-09

申请号：CN202011422740.6

申请日：2020-12-08

Applicant: 中国科学院微电子研究所

Inventor： 殷华湘 ,  刘战峰 ,  罗彦娜 ,  毛淑娟

IPC: H01L27/11521 ,  H01L27/11526 ,  H01L27/11531 ,  H01L27/11551 ,  H01L27/11568 ,  H01L27/11573 ,  H01L27/11578

Abstract: 本发明公开了一种三维存算电路结构及其制备方法，包括：制备第一半导体结构，作为第一逻辑层；在第一绝缘层上键合第一材料层；并对第一材料层进行第一减薄处理和第一表面处理，形成第一衬底层；在第一衬底层上低温制造若干第一低温MOS晶体管，并在若干第一低温MOS晶体管上形成第二绝缘层，形成第二半导体结构，作为存储层；重复上述制备第二半导体结构的操作，形成第三半导体结构，作为第二逻辑层；在第一绝缘层、第二半导体结构和第三半导体结构中开设通孔，形成互连层，以将第一半导体结构、第二半导体结构和第三半导体结构互连；其中，存储层完成存储功能，第二逻辑层完成逻辑计算功能。本发明可以实现高精度、高效能3D存算单元电路集成，大幅提升内部带宽，提升存算效率和性能。

公开(公告)号：CN110931361A

公开(公告)日：2020-03-27

申请号：CN201911192847.3

申请日：2019-11-28

Applicant: 中国科学院微电子研究所

Inventor： 罗军 ,  毛淑娟 ,  许静

IPC: H01L21/336 ,  H01L21/28 ,  H01L29/78 ,  H01L29/45

Abstract: 本发明公开了一种MOS器件、制造方法、集成电路及电子设备，方法包括：在衬底的源/漏区表面形成第一金属层，以使所述第一金属向所述源/漏区扩散形成过渡层；其中，如果所述MOS器件为PMOS器件，则所述第一金属为高功函数金属，如果所述MOS器件为NMOS器件，则所述第一金属为低功函数金属；去除所述第一金属层，保留所述源/漏区表面的过渡层；在所述过渡层表面形成第二金属层；热处理使所述过渡层中的第一金属与所述衬底材料反应形成第一金属化合物。本发明提供的器件和方法，用以解决现有技术中MOS器件源漏接触电阻率高的技术问题。提供了一种性能较优的MOS器件。

公开(公告)号：CN110634866A

公开(公告)日：2019-12-31

申请号：CN201910837294.6

申请日：2019-09-05

Applicant: 中国科学院微电子研究所

Inventor： 毛淑娟 ,  罗军 ,  许静

IPC: H01L27/092 ,  H01L29/08 ,  H01L21/8238

Abstract: 本发明公开了一种CMOS晶体管，包括衬底，以及在衬底上形成的PMOS晶体管和NMOS晶体管；其中，PMOS晶体管和NMOS晶体管均包括：依次叠置在衬底上的第一源/漏区、沟道区和第二源/漏区；绕沟道区的至少部分外围形成的栅堆叠；叠置在第一源/漏区和第二源/漏区上的掺杂层，依次叠置在掺杂层上的金属硅化物层和第一金属层，以及形成在第一金属层两侧的第二金属层。本发明提供的CMOS晶体管在对应的第一源/漏区和第二源/漏区表面均叠置有掺杂层，其中，NMOS晶体管对应的掺杂层内掺杂有高浓度的P或As，PMOS晶体管对应的掺杂层内掺杂有高浓度的B，能够有效降低源漏接触电阻，从而提高器件性能。同时，本发明还提供一种CMOS晶体管的制备方法，以及一种电子设备。

公开(公告)号：CN106549016B

公开(公告)日：2019-09-24

申请号：CN201510605350.5

申请日：2015-09-21

Applicant: 中国科学院微电子研究所

Inventor： 朱正勇 ,  毛淑娟 ,  殷华湘

IPC: H01L27/092 ,  H01L21/8238

Abstract: 一种半导体器件，包括：第一外延层，在衬底上；第二外延层，在第一外延层上；第一源/漏区和第二源/漏区，在第一外延层和第二外延层中；第一沟道，由第一源/漏区之间的第二外延层构成；第一栅极堆叠，在第一沟道上，第一源/漏区、第一沟道和第一栅极堆叠构成第一器件；第二沟道，由第二源漏区之间的第一外延层构成；第二栅极堆叠，在第二沟道上，第二源/漏区、第二沟道和第二栅极堆叠构成第二器件。依照本发明的半导体及其制作方法，通过选择性刻蚀去除衬底上叠置的两个外延层之一，针对NMOS和PMOS形成不同材料的沟道，简单有效地提高了载流子迁移率和CMOS驱动能力。

公开(公告)号：CN109346409A

公开(公告)日：2019-02-15

申请号：CN201811291670.8

申请日：2018-10-31

Applicant: 中国科学院微电子研究所

Inventor： 毛淑娟 ,  罗军 ,  许静

IPC: H01L21/336 ,  H01L21/285 ,  H01L29/45 ,  H01L29/78

Abstract: 本申请提供了一种半导体器件与其制作方法。该方法包括：提供半导体预备体，半导体预备体包括源区、漏区、第一预金属半导体化合物层，第一预金属半导体化合物层位于源区和/或漏区的表面上，第一预金属半导体化合物层包括第一金属和半导体材料，半导体材料选自GeSi、Si或Ge；使得第一预金属半导体化合物层的远离源区和/或漏区的表层掺杂有第二金属，和/或在第一预金属半导体化合物层的远离源区和/或漏区的表面设置由第二金属形成的第二金属层，第二金属的功函数大于第一金属的功函数；对掺杂有第二金属的半导体预备体进行热处理，形成第二金属半导体化合物层和第一金属半导体化合物层。该制作方法制备得到的半导体器件具有较小的电阻。

公开(公告)号：CN103730341A

公开(公告)日：2014-04-16

申请号：CN201210382067.7

申请日：2012-10-10

Applicant: 中国科学院微电子研究所

Inventor： 秦长亮 ,  梁擎擎 ,  殷华湘 ,  毛淑娟

IPC: H01L21/28 ,  H01L21/336

Abstract: 本发明半导体器件制造方法提供了一种利用间隙壁技术形成栅极的晶体管的制造方法。在本发明的方法中，在第一材料层的侧面，依次形成第一间隙壁、第二间隙壁、第三间隙壁以及第四间隙壁，通过去除第二间隙壁形成了宽度由第二间隙壁控制的栅极凹槽，继而在栅极凹槽中形成所需要的栅极和栅极绝缘层。本发明中，利用回刻蚀形成间隙壁，不需要采用额外的掩模版，并且，通过控制第二间隙壁的宽度来限定栅极宽度，可以实现亚22nm的栅极线条的形成，并且使工艺具有良好的可控性。

公开(公告)号：CN115188813A

公开(公告)日：2022-10-14

申请号：CN202210720489.4

申请日：2018-11-28

Applicant: 中国科学院微电子研究所

Inventor： 罗军 ,  毛淑娟 ,  许静

IPC: H01L29/47 ,  H01L29/78 ,  H01L21/336

Abstract: 本公开提供了一种肖特基势垒晶体管及其制备方法。该肖特基势垒晶体管包括SOI衬底，SOI衬底包括顺序层叠的硅衬底、埋氧层以及硅层；位于SOI衬底上的沟道区，沟道区包括位于硅层上的SiGe层；位于沟道区上的栅极结构；位于栅极结构两侧的源漏区，源漏区包括位于沟道区两侧的第二金属硅化物层和第三金属硅化物层，第二金属硅化物层位于硅层中，第三金属硅化物层位于第二金属硅化物层上，并且位于SiGe层两侧该肖特基势垒晶体管具有高迁移率沟道，从而能够提升器件开态电流，且还能够减小晶体管的关态电流，从而提升了器件的电流开关比。

公开(公告)号：CN113327896A

公开(公告)日：2021-08-31

申请号：CN202110469308.0

申请日：2021-04-28

Applicant: 中国科学院微电子研究所

Inventor： 刘战峰 ,  殷华湘 ,  张亚东 ,  罗彦娜 ,  毛淑娟 ,  谢玲 ,  张青竹 ,  刘金彪

IPC: H01L21/8238

Abstract: 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，用于通过扩散的方式形成源/漏区，并且半导体器件所包括的源/漏区采用肖特基结构，以提高半导体器件的工作性能。所述半导体器件的制造方法包括：在衬底上形成沿第一方向延伸的鳍状结构。鳍状结构具有源/漏区形成区和沟道区。形成至少覆盖在鳍状结构所具有的源/漏区形成区上的扩散掺杂层。对形成有鳍状结构和扩散掺杂层的衬底进行第一退火处理，以在鳍状结构所具有的源/漏区形成区的表面形成源/漏区。去除扩散掺杂层，并形成至少覆盖在源/漏区上的金属层。对形成有鳍状结构和金属层的衬底进行第二退火处理，以至少使得源/漏区形成肖特基源/漏区。