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公开(公告)号：CN112466937B
公开(公告)日：2024-04-23
申请号：CN202011349209.0
申请日：2020-11-26
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及可控硅静电保护技术领域，具体涉及一种维持电压可调的SOI工艺可控硅静电放电保护结构。包括：叠放设置的多晶硅、N型阱区、P型阱区、硅膜层、埋氧层和硅衬底层；硅膜层中沿左右方向相邻设置有N型阱区和P型阱区；N型阱区的顶部和P型阱区的顶部均接触多晶硅的底部；N型阱区的上部从左到右依次设置有第一N型重掺杂区、第一P型重掺杂区和超浅沟槽隔离区；P型阱区的上部从左到右依次设置有第二N型重掺杂区和第二P型重掺杂区。本发明在N型阱区上方设置了超浅沟槽隔离区，利用超浅沟槽隔离区的绝缘能力，增加了SCR中正极到负极路径上的等效电阻，实现提高SCR的维持电压的目的，并且有效降低了SCR的漏电风险。
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公开(公告)号：CN112054061B
公开(公告)日：2024-04-05
申请号：CN202010867363.0
申请日：2020-08-25
Applicant: 中国科学院微电子研究所
IPC: H01L29/786 , H01L29/06 , H01L21/762 , H01L21/336
Abstract: 本发明涉及半导体技术领域，尤其涉及一种部分耗尽绝缘体上硅的体接触结构及制作方法，该部分耗尽绝缘体上硅的体接触结构，包括：底硅层、位于底硅层上的埋氧层、埋氧层上方的体区、源区、漏区、P+体接触区以及两个第一浅沟槽隔离区；体区位于所述埋氧层上方中部；源区和所述漏区分别位于体区相对的两端，两个第一浅沟槽隔离区分别嵌入体区另一相对的两端，且两个第一浅沟槽隔离区的深度小于体区的深度；P+体接触区位于源区外侧且位于埋氧层上方，使得体区与P+体接触区连接，在体区内积累的空穴会泄露到该P+体接触区，能够更好的钳制体区电位，使得阈值电压不会大幅降低，寄生双极晶体管也不易于被触发导通，进而能够很好地抑制浮体效应。
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公开(公告)号：CN112466950B
公开(公告)日：2024-03-12
申请号：CN202011358008.7
申请日：2020-11-27
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L29/06 , H01L29/36 , H01L21/336
Abstract: 本发明公开了一种抗边缘漏电SOI MOS结构及其形成方法，该结构通过在体接触区内设置重掺杂区，该重掺杂区的掺杂浓度超过阱区的掺杂浓度，包含体接触有源区与场注入区之间的部分交界区域，且重掺杂区的边缘与所述栅区之间间隔预设距离，使得体接触有源区局部边缘场氧与埋氧层之间夹角区域的掺杂浓度超过阱区的掺杂浓度，其中，注入窗口露出体接触有源区与场注入区之间的部分交界区域，且注入窗口的边缘与栅区之间具有一定的间隔距离。通过该方法能够有效地抑制寄生晶体管效应，形成抗边缘漏电的BTS型SOI MOS结构。
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公开(公告)号：CN117439592A
公开(公告)日：2024-01-23
申请号：CN202311397324.9
申请日：2023-10-25
Applicant: 中国科学院微电子研究所
IPC: H03K19/003 , H03K19/018 , H03K17/16 , H03K17/041 , H03K17/687
Abstract: 本发明公开一种高压栅驱动电路，本发明涉及集成电路技术领域，用于解决现有技术中无法实现对dV/dt噪声免疫，导致在高频高压高dV/dt噪声环境下无法正常工作的问题。包括：逻辑控制模块、窄脉冲发生器模块、高压侧通道和低压侧通道；高压侧通至少包括交叉耦合高压电平位移电路、高边欠压保护模块、RS触发器模块、滤波模块和高边驱动模块；交叉耦合高压电平位移电路至少包括两个横向双扩散的LDMOS管、齐纳二极管、NMOS管以及多个负载电阻；NMOS管与部分负载电阻构成交叉耦合结构；两个横向双扩散的LDMOS管由窄脉冲发生器模块驱动。本发明能够实现dV/dt噪声的完全免疫，使高压栅驱动电路在高频高压高dV/dt噪声环境下仍能正常工作。
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公开(公告)号：CN112466938B
公开(公告)日：2023-11-14
申请号：CN202011349222.6
申请日：2020-11-26
Applicant: 中国科学院微电子研究所
Abstract: 本发明涉及可控硅静电保护技术领域，具体涉及一种应用于深亚微米级电路静电防护的可控硅器件。该结构中，N型阱区中的上部并排设置有第一N型重掺杂区和第一P型重掺杂区，以形成第一空白掺杂区；P型阱区中的上部并排设置有第二N型重掺杂区和第二P型重掺杂区，以形成第二空白掺杂区；多晶硅与第一空白掺杂区存在重合区域，且覆盖第二空白掺杂区的顶部；硅化物阻隔层与第一P型重掺杂区存在重合区域，并与多晶硅存在重合区域，还覆盖第二空白掺杂区的顶部中多晶硅未覆盖区域。本发明利用硅化物阻挡层良好的限流能力，提高了SCR泄放静电电流的能力，并且使SCR具备较低维持电压，满足了深亚微米级电路静电放电保护要求。
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Patent Agency Ranking
公开(公告)号：CN113281551B
公开(公告)日：2023-01-17
申请号：CN202110376838.0
申请日：2021-04-08
Applicant: 中国科学院微电子研究所
IPC: G01R19/00
Abstract: 本发明提供一种电流检测电路及方法，包括：功率管提供当前负载电流；检测管输出检测电流；第一电阻将检测电流转换成初始检测电压；电压放大器输出当前放大检测电压；电压比较器在映射表中查找当前放大检测电压所属的目标放大电压检测范围；信号处理器基于目标放大电压检测范围在映射表中查找对应的参考电流比，基于参考电流比生成对应的控制信号；体偏产生电路基于控制信号向检测管输出目标输出电压；目标输出电压用于将当前电流比调整为参考电流比；如此，当负载电流产生变化时，信号处理器可根据参考电流比实时调整体偏产生电路的目标输出电压，检测管根据目标输出电压将调整当前电流比，提高电流检测的精度和范围，降低检测电流的功耗。
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公开(公告)号：CN113990863A
公开(公告)日：2022-01-28
申请号：CN202111256231.5
申请日：2021-10-27
Applicant: 中国科学院微电子研究所
IPC: H01L27/02
Abstract: 本申请实施例公开了一种集成电路的静电防护方法，该方法包括：将集成电路布设于第一芯片上，集成电路包括输入端口；将静电防护电路布设于第二芯片上，静电防护电路包括第一输入接出端口、第二输入接出端口、第一二极管、第二二极管、电容、N型场效应管以及地端接出端口；将第一输入接出端口与输入端口相连，使得静电防护电路能够与集成电路相连，从而使得静电防护电路能够对集成电路进行静电防护。并且集成电路与静电防护电路布设于不同的芯片上，避免了在集成电路所在的芯片上进行静电防护设计，从而避免了由于集成电路所在芯片的基底材料限制导致无法进行静电防护设计的问题，有助于实现对静电敏感的新型材料集成电路的静电防护。
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公开(公告)号：CN113281551A
公开(公告)日：2021-08-20
申请号：CN202110376838.0
申请日：2021-04-08
Applicant: 中国科学院微电子研究所
IPC: G01R19/00
Abstract: 本发明提供一种电流检测电路及方法，包括：功率管提供当前负载电流；检测管输出检测电流；第一电阻将检测电流转换成初始检测电压；电压放大器输出当前放大检测电压；电压比较器在映射表中查找当前放大检测电压所属的目标放大电压检测范围；信号处理器基于目标放大电压检测范围在映射表中查找对应的参考电流比，基于参考电流比生成对应的控制信号；体偏产生电路基于控制信号向检测管输出目标输出电压；目标输出电压用于将当前电流比调整为参考电流比；如此，当负载电流产生变化时，信号处理器可根据参考电流比实时调整体偏产生电路的目标输出电压，检测管根据目标输出电压将调整当前电流比，提高电流检测的精度和范围，降低检测电流的功耗。
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公开(公告)号：CN118740080A
公开(公告)日：2024-10-01
申请号：CN202310327265.1
申请日：2023-03-30
Applicant: 中国科学院微电子研究所
IPC: H03F3/45
Abstract: 本发明提供了一种轨对轨输入放大器及芯片和电子设备，有效解决现有技术存在的技术问题，通过两组对称式放大器并联实现轨对轨输入功能。并且，轨对轨输入放大器的输入共模电平能够实现高至电源轨且低至地电位的效果。以及，在第五N型晶体管、第七N型晶体管、第三P型晶体管和第五P型晶体管镜像电流过程中，有效抑制了沟道长度调制效应。
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公开(公告)号：CN113990861A
公开(公告)日：2022-01-28
申请号：CN202111255620.6
申请日：2021-10-27
Applicant: 中国科学院微电子研究所
IPC: H01L27/02
Abstract: 本申请实施例公开了一种抑制集成电路发生静电损伤的方法，包括：提供第一芯片，将集成电路布设于第一芯片上；提供第二芯片，将静电防护电路布设于第二芯片上，静电防护电路包括：第一输出接出端口、第二输出接出端口和第一电阻；其中，当静电脉冲流经所述第一电阻时，所述第一电阻阻值增大；将第一输出接出端口与所述集成电路输出端口相连，使得静电防护电路能够抑制集成电路发生静电损伤。并且，静电防护电路布设于第二芯片上，所述集成电路布设于第一芯片上，使得集成电路与静电防护电路布设于不同的芯片上，避免了由于集成电路所在芯片的基底材料限制导致无法对集成电路进行静电防护设计的问题，实现对新型材料集成电路的静电防护。
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