-
公开(公告)号：CN101022283A
公开(公告)日：2007-08-22
申请号：CN200710086763.2
申请日：2007-03-15
Applicant: 中兴通讯股份有限公司
Abstract: 本发明公开了一种比特加扰并行处理方法和装置，适用于宽带码分多址系统的高速下行分组接入领域，将比特加扰扰码的取值扩展到负无穷大；再将16比特相位值存储器中的比特加扰扰码序列对应的相位值向负无穷大方向移动M个相位，并进行存储，其中M为第一个并行数据序列中位于低比特的无效比特数；输入并行数据序列，利用移动后的比特加扰扰码序列与所述并行数据序列完成加扰操作。本发明通过在扰码序列前插入部分多余相位的方式，使得不再需要原有装置中对齐数据或者对齐扰码序列时必须使用的N个N选1的数据选择器单元，而只需要16个二选一的选择器，从而降低比特加扰并行处理结构的复杂度。
-
公开(公告)号：CN1881858B
公开(公告)日：2010-05-05
申请号：CN200510075373.6
申请日：2005-06-16
Applicant: 中兴通讯股份有限公司
IPC: H04J13/02
Abstract: 本发明提出了一种宽带码分多址系统同步信道发送码片级实现方法，首先获得主同步信道发送序列CpNew，和辅助同步信道发送序列CsNewi，k。然后完成主同步信道发送序列CpNew和辅助同步信道发送序列CsNewi，k的映射。接着按照其他下行物理信道的处理过程，完成同步信道的扩频、加扰和加权处理。采用本发明所述方法，使用其他下行物理信道发送码片级处理资源完成同步信道发送码片级处理，从而提高了WCDMA系统基站的基带处理器下行物理信道发送专用集成电路中的资源利用率和集成度，并降低单信道成本。
-
公开(公告)号：CN101098299A
公开(公告)日：2008-01-02
申请号：CN200610090451.4
申请日：2006-06-27
Applicant: 中兴通讯股份有限公司
Abstract: 本发明公开了一种比特加扰的并行方法及装置，其包括一比特扰码序列生成器和一加扰器；所述比特扰码序列生成器用于同时输出多个扰码比特分量；所述加扰器用于同时输出对对应数据块和所述扰码比特分量加扰后的多个比特分量。本发明所提供的一种比特加扰的并行方法及装置，在一个时钟周期同时对16比特的数据执行了比特加扰，比特加扰速度提高了16倍，缩短了比特加扰环节在整个HS-DSCH信道编码中的时间。
-
公开(公告)号：CN101022286B
公开(公告)日：2010-06-16
申请号：CN200710089292.0
申请日：2007-03-20
Applicant: 中兴通讯股份有限公司
Abstract: 本发明公开了一种比特加扰并行处理方法和装置，适用于宽带码分多址系统的高速下行分组接入领域，将比特加扰扰码的取值扩展到负无穷大；再将16比特相位值存储器中的比特加扰扰码序列对应的相位值向正无穷大方向移动N减M个相位，并进行存储，其中N为并行数据序列的比特数，M为第一个并行数据序列中位于低比特的无效比特数；输入并行数据序列，利用移动后的比特加扰扰码序列与所述并行数据序列完成加扰操作。本发明通过在扰码序列前插入部分多余相位的方式，只需要16个二选一的选择器，从而降低比特加扰并行处理结构的复杂度。
-
公开(公告)号：CN100549909C
公开(公告)日：2009-10-14
申请号：CN200610140205.5
申请日：2006-10-09
Applicant: 中兴通讯股份有限公司
IPC: G06F1/24
Abstract: 本发明公开了一种异步复位电路及其实现方法，其电路包括一第一寄存器和一第二寄存器，时钟输入信号分别连接到该第一寄存器和该第二寄存器的时钟输入端；外部复位信号分别连接到该第一寄存器和第二寄存器的异步复位输入端；该第一寄存器的数据输入端接逻辑高电平，其数据输出端连接到该第二寄存器的数据输入端，该第二寄存器的数据输出端为内部复位信号。本发明异步复位电路及其实现方法通过两级寄存器的锁存，在两个时钟周期的作用下，将时钟上升沿与复位信号跳变沿之间不确定的相位关系，变为了确定的相位关系，达到了提高异步复位可靠性的效果。
-
Patent Agency Ranking
公开(公告)号：CN101135924A
公开(公告)日：2008-03-05
申请号：CN200610140205.5
申请日：2006-10-09
Applicant: 中兴通讯股份有限公司
IPC: G06F1/24
Abstract: 本发明公开了一种异步复位电路及其实现方法，其电路包括一第一寄存器和一第二寄存器，时钟输入信号分别连接到该第一寄存器和该第二寄存器的时钟输入端；外部复位信号分别连接到该第一寄存器和第二寄存器的异步复位输入端；该第一寄存器的数据输入端接逻辑高电平，其数据输出端连接到该第二寄存器的数据输入端，该第二寄存器的数据输出端为内部复位信号。本发明异步复位电路及其实现方法通过两级寄存器的锁存，在两个时钟周期的作用下，将时钟上升沿与复位信号跳变沿之间不确定的相位关系，变为了确定的相位关系，达到了提高异步复位可靠性的效果。
-
公开(公告)号：CN1881858A
公开(公告)日：2006-12-20
申请号：CN200510075373.6
申请日：2005-06-16
Applicant: 中兴通讯股份有限公司
IPC: H04J13/02
Abstract: 本发明提出了一种宽带码分多址系统同步信道发送码片级实现方法，首先获得主同步信道发送序列CpNew，和辅助同步信道发送序列CsNewi，k。然后完成主同步信道发送序列CpNew和辅助同步信道发送序列CsNewi，k的映射。接着按照其他下行物理信道的处理过程，完成同步信道的扩频、加扰和加权处理。采用本发明所述方法，使用其他下行物理信道发送码片级处理资源完成同步信道发送码片级处理，从而提高了WCDMA系统基站的基带处理器下行物理信道发送专用集成电路中的资源利用率和集成度，并降低单信道成本。
-
公开(公告)号：CN1925377B
公开(公告)日：2011-11-30
申请号：CN200510093743.9
申请日：2005-08-29
Applicant: 中兴通讯股份有限公司
IPC: H04J13/10
Abstract: 本发明公开了一种WCDMA下行多扰码生成的装置和方法，所述装置包括一x序列生成器、一y序列生成器以及一x序列掩模阵列和16个扰码合成器；所述y序列生成器输出的两个分量，同时输入到所述16个扰码合成器中；所述x序列生成器输出x序列的比特值到所述x序列掩模阵列，所述x序列掩模阵列对这些值进行处理，分别输入到所述16个扰码合成器；所述16个扰码合成器分别输出16个扰码序列值。本发明提出的装置将原本需要的16个x序列发生器，转换成一个x序列发生器和一个x序列掩模阵列，从而达到了节省硬件资源开销的目的。
-
公开(公告)号：CN101242650B
公开(公告)日：2011-05-25
申请号：CN200810004132.6
申请日：2008-01-18
Applicant: 中兴通讯股份有限公司
Abstract: 本发明公开了一种增强专用信道相关下行物理信道实现装置，用于构建下行物理信道处理通道，所述下行物理信道处理通道的构建过程包括符号级处理和码片级处理，包括E-RGCH/E-HICH符号计算模块，所述E-RGCH/E-HICH符号计算模块用于对所述符号级处理中的符号值进行功率加权和累加处理，将得到的符号数据作为所述码片级处理的输入。本发明还公开了一种增强专用信道相关下行物理信道实现方法。本发明公开的增强专用信道相关下行物理信道实现装置及其实现方法，在现有NodeB处理结构上进行适当更改，能够支持大容量的高速上行分组接入HSUPA业务。
-
公开(公告)号：CN101098299B
公开(公告)日：2010-08-18
申请号：CN200610090451.4
申请日：2006-06-27
Applicant: 中兴通讯股份有限公司
Abstract: 本发明公开了一种比特加扰的并行方法及装置，其包括一比特扰码序列生成器和一加扰器；所述比特扰码序列生成器用于同时输出多个扰码比特分量；所述加扰器用于同时输出对对应数据块和所述扰码比特分量加扰后的多个比特分量。本发明所提供的一种比特加扰的并行方法及装置，在一个时钟周期同时对16比特的数据执行了比特加扰，比特加扰速度提高了16倍，缩短了比特加扰环节在整个HS-DSCH信道编码中的时间。
-
-
-
-
-
-
-
-
-
Search Results
13
records
(took 0.023 seconds)
