公开(公告)号：CN108666284A

公开(公告)日：2018-10-16

申请号：CN201710629300.X

申请日：2017-07-28

Applicant: 东芝存储器株式会社

Inventor： 野田有辉 ,  久米一平 ,  中村一彦 ,  佐藤兴一

IPC: H01L23/48 ,  H01L21/60

CPC classification number: H01L23/481 ,  H01L21/02126 ,  H01L21/288 ,  H01L21/2885 ,  H01L21/3065 ,  H01L21/3081 ,  H01L21/76802 ,  H01L21/76831 ,  H01L21/76841 ,  H01L21/76873 ,  H01L21/76874 ,  H01L21/76879 ,  H01L21/76898 ,  H01L23/5283 ,  H01L23/53209 ,  H01L23/5329 ,  H01L24/13 ,  H01L2224/13025

Abstract: 本发明的实施方式提供一种具有能抑制缺陷产生的TSV的半导体装置及半导体装置的制造方法。实施方式的半导体装置的制造方法包括如下步骤：在半导体衬底的与第1面呈相反侧的第2面上形成第1绝缘膜，所述半导体衬底在所述第1面形成有覆盖配线构造的绝缘层及贯通所述绝缘层的第1贯通电极；使用包含SF6、O2、SiF4、及CF4、Cl2、BCl3、CF3I、HBr的气体，从所述第2面侧对形成有所述第1绝缘膜的所述半导体衬底进行各向异性干式蚀刻，由此形成使所述器件层露出的贯通孔；及在所述贯通孔内形成第2贯通电极。

公开(公告)号：CN113782507A

公开(公告)日：2021-12-10

申请号：CN202111060595.6

申请日：2017-08-02

Applicant: 东芝存储器株式会社

Inventor： 久米一平 ,  中村一彦 ,  野田有辉

IPC: H01L23/48 ,  H01L23/528 ,  H01L21/768

Abstract: 本发明的实施方式提供一种能够减小贯通电极与半导体元件之间的接触电阻的半导体装置。本实施方式的半导体装置具备半导体衬底，所述半导体衬底具有第1面及第2面，所述第1面具有半导体元件，所述第2面位于该第1面的相反侧。第1绝缘膜设置在半导体衬底的第1面上。导电体设置在第1绝缘膜上。金属电极设置在第1面与第2面之间，贯通半导体衬底并与导电体接触。第2绝缘膜设置在金属电极与半导体衬底之间。第1绝缘膜与第2绝缘膜的边界面位于较半导体衬底的第1面更靠导电体侧，且随着向金属电极的中心部靠近而以向导电体接近的方式倾斜。

公开(公告)号：CN108630647B

公开(公告)日：2021-09-28

申请号：CN201710650835.5

申请日：2017-08-02

Applicant: 东芝存储器株式会社

Inventor： 久米一平 ,  中村一彦 ,  野田有辉

IPC: H01L23/48 ,  H01L21/768

Abstract: 本发明的实施方式提供一种能够减小贯通电极与半导体元件之间的接触电阻的半导体装置及其制造方法。本实施方式的半导体装置具备半导体衬底，所述半导体衬底具有第1面及第2面，所述第1面具有半导体元件，所述第2面位于该第1面的相反侧。第1绝缘膜设置在半导体衬底的第1面上。导电体设置在第1绝缘膜上。金属电极设置在第1面与第2面之间，贯通半导体衬底并与导电体接触。第2绝缘膜设置在金属电极与半导体衬底之间。第1绝缘膜与第2绝缘膜的边界面位于较半导体衬底的第1面更靠导电体侧，且随着向金属电极的中心部靠近而以向导电体接近的方式倾斜。

公开(公告)号：CN108630647A

公开(公告)日：2018-10-09

申请号：CN201710650835.5

申请日：2017-08-02

Applicant: 东芝存储器株式会社

Inventor： 久米一平 ,  中村一彦 ,  野田有辉

IPC: H01L23/48 ,  H01L21/768

CPC classification number: H01L23/481 ,  H01L21/3065 ,  H01L21/31116 ,  H01L21/31144 ,  H01L21/76831 ,  H01L21/76877 ,  H01L21/76898 ,  H01L23/5283 ,  H01L23/53209 ,  H01L23/5329 ,  H01L24/05 ,  H01L24/13 ,  H01L29/0649 ,  H01L2224/05025 ,  H01L2224/05147 ,  H01L2224/13025 ,  H01L2224/13111 ,  H01L2224/13147 ,  H01L2924/14511

Abstract: 本发明的实施方式提供一种能够减小贯通电极与半导体元件之间的接触电阻的半导体装置及其制造方法。本实施方式的半导体装置具备半导体衬底，所述半导体衬底具有第1面及第2面，所述第1面具有半导体元件，所述第2面位于该第1面的相反侧。第1绝缘膜设置在半导体衬底的第1面上。导电体设置在第1绝缘膜上。金属电极设置在第1面与第2面之间，贯通半导体衬底并与导电体接触。第2绝缘膜设置在金属电极与半导体衬底之间。第1绝缘膜与第2绝缘膜的边界面位于较半导体衬底的第1面更靠导电体侧，且随着向金属电极的中心部靠近而以向导电体接近的方式倾斜。

公开(公告)号：CN108630596B

公开(公告)日：2022-01-11

申请号：CN201710660942.6

申请日：2017-08-04

Applicant: 东芝存储器株式会社

Inventor： 志摩真也 ,  高野英治 ,  久米一平 ,  野田有辉

IPC: H01L21/768

Abstract: 本发明的实施方式提供一种半导体装置的制造方法及半导体装置。所述制造方法是将第1、第2半导体衬底积层，该第1半导体衬底具有包含半导体元件的第1面及位于该第1面的相反侧的第2面，该第2半导体衬底具有包含半导体元件的第3面及位于该第3面的相反侧的第4面。从第2面起进行蚀刻而形成从该第2面到达至第1面的第1接触孔，并且在第2面中的第1区域形成第1槽。形成被覆第1槽的第1掩模材料。将第1掩模材料用作掩模，在第1接触孔内形成第1金属电极。在去除第1掩模材料之后，将第1区域切断。

公开(公告)号：CN108630596A

公开(公告)日：2018-10-09

申请号：CN201710660942.6

申请日：2017-08-04

Applicant: 东芝存储器株式会社

Inventor： 志摩真也 ,  高野英治 ,  久米一平 ,  野田有辉

IPC: H01L21/768

CPC classification number: H01L23/562 ,  H01L21/67092 ,  H01L21/76898 ,  H01L21/78 ,  H01L23/3171 ,  H01L23/4012 ,  H01L23/481 ,  H01L24/11 ,  H01L24/13 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/1146 ,  H01L2224/13025 ,  H01L2224/13147 ,  H01L2225/06544 ,  H01L2225/06586

Abstract: 本发明的实施方式提供一种半导体装置的制造方法及半导体装置。所述制造方法是将第1、第2半导体衬底积层，该第1半导体衬底具有包含半导体元件的第1面及位于该第1面的相反侧的第2面，该第2半导体衬底具有包含半导体元件的第3面及位于该第3面的相反侧的第4面。从第2面起进行蚀刻而形成从该第2面到达至第1面的第1接触孔，并且在第2面中的第1区域形成第1槽。形成被覆第1槽的第1掩模材料。将第1掩模材料用作掩模，在第1接触孔内形成第1金属电极。在去除第1掩模材料之后，将第1区域切断。