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公开(公告)号：CN116845110A
公开(公告)日：2023-10-03
申请号：CN202310914496.2
申请日：2023-07-25
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 一种具有低续流损耗的功率半导体器件及其制造方法。器件包括金属、重掺杂第一导电类型衬底及外延层、第二导电类型体区、第一导电类型增强源区和重掺杂第二导电类型体接触区，第一导电类型半导体区，增强源区之下且贯穿体区的第一导电类型半导体层、介质层一、栅电极、介质层二、金属。方法：在重掺杂衬底上制得第一导电类型外延层；在外延层上形成第二导电类型体区；在体区上形成增强源区；在增强源区下方形成第一导电类型半导体层且贯穿体区；在体区上形成体接触区；在体区中形成第一导电类型半导体区；退火激活杂质；器件上表面生长介质层一、多晶硅、介质层二、栅电极；在增强源区和接触区生成金属，背面淀积金属。
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公开(公告)号：CN113990965B
公开(公告)日：2023-12-19
申请号：CN202111230806.6
申请日：2021-10-22
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L31/0224 , H01L31/108 , H01L31/18
Abstract: 本发明是一种混合石墨烯电极的半导体器件及其制造方法，该器件的元胞结构包括：N型衬底，N型缓冲层，N型外延层，表面设有与N型外延层形成肖特基接触的石墨烯电极和金属电极，衬底下面设有与N型衬底形成欧姆接触的金属背电极。本发明的优点在于石墨烯具有极高的透光率和可调控的功函数，其与功函数较高的金属在N型外延层表面组成混合电极，可使器件的暗电流降低，噪音降低，灵敏度提高，检测弱信号能力增强，波长探测范围增大，性能稳定性提高。还可以降低器件正向导通状态时的开启电压，以及降低阻断状态下的泄漏电流，提高击穿电压。本发明器件可应用于光电领域和功率领域。
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公开(公告)号：CN114709255A
公开(公告)日：2022-07-05
申请号：CN202210349844.1
申请日：2022-04-02
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开一种基于异质结的高功率密度隧穿半导体器件及其制造工艺，器件元胞结构包括：N+衬底，其下设有漏极金属，其上设有N‑漂移区；在N‑漂移区内对称设有一对沟槽，槽底设有P+区，在槽内设有石墨烯源区，石墨烯源区上设有源极金属，N‑漂移区上设有与石墨烯源区部分交叠的栅介质层，栅介质层上设有多晶硅栅，多晶硅栅上设有钝化层，石墨烯源区与N‑漂移区形成异质结。本发明器件结构对注入工艺要求低，元胞尺寸小，单位面积元胞数量多，大幅提升了器件的功率密度，有效降低器件的比导通电阻、亚阈值摆幅，简化了制造工艺，降低了器件成本。器件反偏耐压时，P+区使电场峰值从异质结边界处转移到PN结边界处，提高了器件雪崩能力，增大了击穿电压。
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公开(公告)号：CN114709255B
公开(公告)日：2024-09-10
申请号：CN202210349844.1
申请日：2022-04-02
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
Abstract: 本发明公开一种基于异质结的高功率密度隧穿半导体器件及其制造工艺，器件元胞结构包括：N+衬底，其下设有漏极金属，其上设有N‑漂移区；在N‑漂移区内对称设有一对沟槽，槽底设有P+区，在槽内设有石墨烯源区，石墨烯源区上设有源极金属，N‑漂移区上设有与石墨烯源区部分交叠的栅介质层，栅介质层上设有多晶硅栅，多晶硅栅上设有钝化层，石墨烯源区与N‑漂移区形成异质结。本发明器件结构对注入工艺要求低，元胞尺寸小，单位面积元胞数量多，大幅提升了器件的功率密度，有效降低器件的比导通电阻、亚阈值摆幅，简化了制造工艺，降低了器件成本。器件反偏耐压时，P+区使电场峰值从异质结边界处转移到PN结边界处，提高了器件雪崩能力，增大了击穿电压。
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公开(公告)号：CN113990965A
公开(公告)日：2022-01-28
申请号：CN202111230806.6
申请日：2021-10-22
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: H01L31/0224 , H01L31/108 , H01L31/18
Abstract: 本发明是一种混合石墨烯电极的半导体器件及其制造方法，该器件的元胞结构包括：N型衬底，N型缓冲层，N型外延层，表面设有与N型外延层形成肖特基接触的石墨烯电极和金属电极，衬底下面设有与N型衬底形成欧姆接触的金属背电极。本发明的优点在于石墨烯具有极高的透光率和可调控的功函数，其与功函数较高的金属在N型外延层表面组成混合电极，可使器件的暗电流降低，噪音降低，灵敏度提高，检测弱信号能力增强，波长探测范围增大，性能稳定性提高。还可以降低器件正向导通状态时的开启电压，以及降低阻断状态下的泄漏电流，提高击穿电压。本发明器件可应用于光电领域和功率领域。
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Patent Agency Ranking
公开(公告)号：CN119004941A
公开(公告)日：2024-11-22
申请号：CN202410878048.6
申请日：2024-07-02
Applicant: 东南大学
IPC: G06F30/27 , G06F18/214
Abstract: 本发明涉及一种用于SiC MOSFET的电学性能退化预测方法，分析栅源电压、温度、退化时长的三种影响因素，依据构成SiC MOSFET基本模型，分别构建零漏源电压下长沟道阈值电压的第一退化表征模型结构、零偏电场下迁移率的第二退化表征模型结构、以及阈值电压一阶体效应系数的第三退化表征模型结构，然后执行关于目标SiC MOSFET器件的高温栅偏实验，并进行模型训练，分别获得第一退化表征模型、第二退化表征模型、第三退化表征模型；最后将所构建三个退化表征模型嵌入到传统SiC MOSFET器件电学特性SPICE模型中，获得用于预测电学性能退化的SiC MOSFET模型，实现电学性能退化的高效预测。
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公开(公告)号：CN112103346B
公开(公告)日：2024-04-19
申请号：CN202011136918.0
申请日：2020-10-22
Applicant: 东南大学
Abstract: 本发明提出了一种具有高击穿电压的沟槽碳化硅功率器件，其器件结构包括，N型衬底，N型缓冲层，N型外延层，呈方形阵列排布的多晶硅栅，多晶硅栅的外围设有栅氧化层，栅氧化层两侧设有P型体区和N型源区，P型体区上方设有P型源区，N型源区、P型源区和P型外延柱的上方设有源极金属，N型衬底下表面设有漏极金属。本发明提出的三维器件结构的四个顶角设有P‑外延柱，该外延柱是在衬底外延过程中采用多次离子注入和外延工艺与N型外延层同步形成。P‑外延柱上方与源极金属直接相连，侧壁由栅氧化层与多晶硅栅隔离，底部与N型外延层接触。P‑外延柱的底部与N型外延层形成PN结，器件外接正向压降时，该PN结反偏，可以承受很强的电场，替栅氧化层分担了一部分电场，使沟槽拐角处栅氧化层内的电场强度降低，以提高功率碳化硅器件的击穿电压以及可靠性。
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公开(公告)号：CN119004941B
公开(公告)日：2025-03-21
申请号：CN202410878048.6
申请日：2024-07-02
Applicant: 东南大学
IPC: G06F30/27 , G06F18/214
Abstract: 本发明涉及一种用于SiC MOSFET的电学性能退化预测方法，分析栅源电压、温度、退化时长的三种影响因素，依据构成SiC MOSFET基本模型，分别构建零漏源电压下长沟道阈值电压的第一退化表征模型结构、零偏电场下迁移率的第二退化表征模型结构、以及阈值电压一阶体效应系数的第三退化表征模型结构，然后执行关于目标SiC MOSFET器件的高温栅偏实验，并进行模型训练，分别获得第一退化表征模型、第二退化表征模型、第三退化表征模型；最后将所构建三个退化表征模型嵌入到传统SiC MOSFET器件电学特性SPICE模型中，获得用于预测电学性能退化的SiC MOSFET模型，实现电学性能退化的高效预测。
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公开(公告)号：CN118645529A
公开(公告)日：2024-09-13
申请号：CN202410565529.1
申请日：2024-05-09
Applicant: 东南大学
IPC: H01L29/78 , H01L21/336 , H01L29/06
Abstract: 本发明涉及一种高可靠性低损耗的功率器件，包括顶部金属层（1）、各个元胞，以及底部金属层（14）、第一导电类型衬底层（13）、第一导电类型外延层（12）；将第二导电类型深体区（7）延伸至第一导电类型外延层（12）深处，并通过特定刻蚀工艺在底端形成沟槽尖端，将电场转移至深体区，在不影响器件耐压水平的前提下，降低异质结界面处电场，降低漏电流；并且使得第一导电类型外延层（12）的掺杂浓度得以提升，进而提高漂移区和第一导电类型JFET区（10）载流子浓度，进一步降低导通电阻。本发明还提出了相应制造方法，解决了传统功率器件比导通电阻大、续流电压大和漏电流大的问题。
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公开(公告)号：CN111668312B
公开(公告)日：2023-08-04
申请号：CN202010541971.2
申请日：2020-06-15
Applicant: 东南大学
Abstract: 本发明提出一种低导通电阻沟槽碳化硅功率器件及制造工艺，其元胞含N型衬底，N型外延层，沟槽，沟槽内设栅氧层和多晶硅栅，沟槽两侧设有P型体区、N型源区和P+体接触区，沟槽下方设P屏蔽层，P屏蔽层侧设N型埋层。N型埋层制造工艺：N型衬底上外延生长N型漂移区第一部分，之上采用离子注入工艺形成P屏蔽层和N型埋层，继续外延形成N型漂移区第二部分，进行后续工艺流程。本发明于P屏蔽层两侧设有N型埋层，将电场尖峰下移，降低了沟槽拐角电场，降低了界面态密度和缺陷，提高了栅氧层可靠性；消除了下方N型埋层，降低了器件栅电荷，改善了开关特性，进一步提高了器件耐压。
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