公开(公告)号：CN107241183B

公开(公告)日：2020-08-25

申请号：CN201710395686.2

申请日：2017-05-27

Applicant: 东南大学

Inventor： 李冰 ,  杨宇 ,  高洲 ,  顾巍 ,  刘勇 ,  沈克强 ,  王刚 ,  赵霞 ,  董乾 ,  张林 ,  陈帅

IPC: H04L9/06 ,  H04L9/30

Abstract: 本发明公开了一种硬件实现可用于AES和RSA混合算法硬件电路的可配置乘法装置，属于密码算法硬件实现领域。和以往的基于普通乘法器的实现方案相比，该装置电路通过设计特殊的电路架构，采用了大量可配置电路，复用了面积比较大的乘法器和加法器，在额外消耗少量选择器的基础上，能够在一套运算电路中实现AES列混合和RSA乘法两种功能，比单独实现两种运算所消耗的电路面积和使用的逻辑要少。

公开(公告)号：CN105095100A

公开(公告)日：2015-11-25

申请号：CN201510444153.X

申请日：2015-07-24

Applicant: 东南大学

Inventor： 李冰 ,  高洲 ,  顾巍 ,  杨宇 ,  董乾 ,  赵霞 ,  刘勇 ,  陈帅 ,  王刚

IPC: G06F12/02

Abstract: 本发明公开了一种硬件实现hash链表的装置，属于数据的查找压缩领域。本发明一种硬件实现hash链表的装置包括FPGA控制逻辑部分，用于对输入的数据进行相应的处理，控制数据输出，控制外接DRAM读写，控制哈希链表的插入、删除和遍历查找；DRAM1表头存储部分包含一片外接DRAM芯片，用于存储表头数据及首节点地址；DRAM2节点数据存储部分包含一片外接DRAM芯片，用于存储节点数据。相比现有技术，本发明利用硬件实现哈希链表的插入、删除以及链表的遍历读写，能够获得比现有的软件实现方式更快的速度和更高的效率。

公开(公告)号：CN107241183A

公开(公告)日：2017-10-10

申请号：CN201710395686.2

申请日：2017-05-27

Applicant: 东南大学

Inventor： 李冰 ,  杨宇 ,  高洲 ,  顾巍 ,  刘勇 ,  沈克强 ,  王刚 ,  赵霞 ,  董乾 ,  张林 ,  陈帅

IPC: H04L9/06 ,  H04L9/30

Abstract: 本发明公开了一种硬件实现可用于AES和RSA混合算法硬件电路的可配置乘法装置，属于密码算法硬件实现领域。和以往的基于普通乘法器的实现方案相比，该装置电路通过设计特殊的电路架构，采用了大量可配置电路，复用了面积比较大的乘法器和加法器，在额外消耗少量选择器的基础上，能够在一套运算电路中实现AES列混合和RSA乘法两种功能，比单独实现两种运算所消耗的电路面积和使用的逻辑要少。

公开(公告)号：CN105095100B

公开(公告)日：2018-01-02

申请号：CN201510444153.X

申请日：2015-07-24

Applicant: 东南大学

Inventor： 李冰 ,  高洲 ,  顾巍 ,  杨宇 ,  董乾 ,  赵霞 ,  刘勇 ,  陈帅 ,  王刚

IPC: G06F12/02

Abstract: 本发明公开了一种硬件实现hash链表的装置，属于数据的查找压缩领域。本发明一种硬件实现hash链表的装置包括FPGA控制逻辑部分，用于对输入的数据进行相应的处理，控制数据输出，控制外接DRAM读写，控制哈希链表的插入、删除和遍历查找；DRAM1表头存储部分包含一片外接DRAM芯片，用于存储表头数据及首节点地址；DRAM2节点数据存储部分包含一片外接DRAM芯片，用于存储节点数据。相比现有技术，本发明利用硬件实现哈希链表的插入、删除以及链表的遍历读写，能够获得比现有的软件实现方式更快的速度和更高的效率。