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公开(公告)号：CN105183557A
公开(公告)日：2015-12-23
申请号：CN201510528562.8
申请日：2015-08-26
Applicant: 东南大学
Abstract: 本发明公开了一种基于硬件的可配置的数据压缩系统，包括字典维护模块、数据请求模块、数据压缩模块以及数据输出模块，本发明公开的可配置的硬件数据压缩系统，使用可编程逻辑器件(FPGA)来实现数据压缩功能，附加相关与PC机通信的模块来实现该数据压缩系统，通过采用LZ77无损压缩算法，并根据该算法设计合理的硬件电路结构，从而有效地提高数据压缩处理的效率。能根据不同的压缩级别调整LZ77压缩过程中对于压缩率和压缩速率的偏好程度，进一步可将数据压缩的结果进行不同编码以形成不同格式的压缩文件，达到硬件与软件的兼容。
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公开(公告)号：CN105005464B
公开(公告)日：2017-10-10
申请号：CN201510381710.8
申请日：2015-07-02
Applicant: 东南大学
Abstract: 本发明公开了一种Burrows Wheeler变换（Burrows Wheeler Transform，简称BWT）硬件处理装置。该装置包括：数据接收模块，用于接收待排序字符串；数据存储模块，用于存储待排序字符串及其序号；数据统计模块，用于统计出待排序字符串中相同字符的数量，以及每组相同字符中序号最小的字符的序号；BWT处理模块，利用数据统计模块统计出的信息，对存储在数据存储模块中的待排序字符串进行BWT排序；数据输出模块，暂存BWT排序完成的字符串及其主序号。相比现有技术，本发明可在提升BWT变换速度和效率的同时，降低对计算机处理器的占用率，提高能效。
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公开(公告)号：CN105005464A
公开(公告)日：2015-10-28
申请号：CN201510381710.8
申请日：2015-07-02
Applicant: 东南大学
Abstract: 本发明公开了一种Burrows Wheeler变换（Burrows Wheeler Transform，简称BWT）硬件处理装置。该装置包括：数据接收模块，用于接收待排序字符串；数据存储模块，用于存储待排序字符串及其序号；数据统计模块，用于统计出待排序字符串中相同字符的数量，以及每组相同字符中序号最小的字符的序号；BWT处理模块，利用数据统计模块统计出的信息，对存储在数据存储模块中的待排序字符串进行BWT排序；数据输出模块，暂存BWT排序完成的字符串及其主序号。相比现有技术，本发明可在提升BWT变换速度和效率的同时，降低对计算机处理器的占用率，提高能效。
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Patent Agency Ranking
公开(公告)号：CN104810062A
公开(公告)日：2015-07-29
申请号：CN201510240841.4
申请日：2015-05-12
Applicant: 东南大学
IPC: G11C29/56
Abstract: 本发明公开了一种SRAM芯片的PUF特性测试方法。本发明方法包括：步骤1、向待测SRAM芯片中的每个存储单元写入测试数据；步骤2、按照预设次数反复读取待测SRAM芯片中的每个存储单元的输出数据，并统计各存储单元输出数据在整个反复读取过程中的跳变信息；步骤3、根据所述跳变信息分析待测SRAM芯片的PUF特性。本发明还公开了一种SRAM芯片的PUF特性测试装置，用于实现上述方法。本发明可对SRAM芯片的PUF特性进行快速准确的测试，且测试装置全硬件实现，测试速度和准确率更高，成本更低。
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公开(公告)号：CN104660615A
公开(公告)日：2015-05-27
申请号：CN201510116201.2
申请日：2015-03-17
Applicant: 东南大学
Abstract: 本发明公开了一种高效数据压缩加密系统，包括数据输入控制模块、数据缓存模块、压缩加密模块以及数据输出控制模块，所述数据输入控制模块控制接收的数据以及控制信号存储至数据缓存模块中，所述压缩加密模块包括压缩方式控制模块、通用Gzip压缩模块、专用Gzip压缩模块、加密模块以及专用Gzip压缩加密模块。本发明提供了一种将无损压缩和加密有机结合的方法，对普通Gzip压缩算法进行了针对性改进得到专用的Gzip压缩算法；同时，压缩方式控制模块可以根据控制信号在通用Gzip压缩与专用Gzip压缩以及压缩与加密的松耦合模式与紧耦合模式之间的进行选择，有效提高了数据压缩率和数据传输的安全性。
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公开(公告)号：CN105183557B
公开(公告)日：2018-11-20
申请号：CN201510528562.8
申请日：2015-08-26
Applicant: 东南大学
Abstract: 本发明公开了一种基于硬件的可配置的数据压缩系统，包括字典维护模块、数据请求模块、数据压缩模块以及数据输出模块，本发明公开的可配置的硬件数据压缩系统，使用可编程逻辑器件(FPGA)来实现数据压缩功能，附加相关与PC机通信的模块来实现该数据压缩系统，通过采用LZ77无损压缩算法，并根据该算法设计合理的硬件电路结构，从而有效地提高数据压缩处理的效率。能根据不同的压缩级别调整LZ77压缩过程中对于压缩率和压缩速率的偏好程度，进一步可将数据压缩的结果进行不同编码以形成不同格式的压缩文件，达到硬件与软件的兼容。
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公开(公告)号：CN105207678B
公开(公告)日：2018-10-26
申请号：CN201510632922.9
申请日：2015-09-29
Applicant: 东南大学
IPC: H03M7/30
Abstract: 本发明公开了一种改进型LZ4压缩算法的硬件实现系统，提供了超过目前现有的LZ系列无损压缩算法的处理速度，非常适合于高带宽数据压缩场合。本发明的一种改进型LZ4压缩算法的实现方法采用全范围逐字散列的方法，改进了原始LZ4算法中，对匹配字符串内部不进行散列表录入的缺陷。本发明还公开了实现该算法的一种硬件实现系统，利用该硬件电路实现改进型LZ4压缩算法，可以发挥出该压缩算法的最大性能。压缩速度超过目前现有的LZ系列无损压缩算法，为在高带宽数据处理过程中使用LZ压缩算法提供了可能。
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公开(公告)号：CN105207678A
公开(公告)日：2015-12-30
申请号：CN201510632922.9
申请日：2015-09-29
Applicant: 东南大学
IPC: H03M7/30
Abstract: 本发明公开了一种改进型LZ4压缩算法的硬件实现系统，提供了超过目前现有的LZ系列无损压缩算法的处理速度，非常适合于高带宽数据压缩场合。本发明的一种改进型LZ4压缩算法的实现方法采用全范围逐字散列的方法，改进了原始LZ4算法中，对匹配字符串内部不进行散列表录入的缺陷。本发明还公开了实现该算法的一种硬件实现系统，利用该硬件电路实现改进型LZ4压缩算法，可以发挥出该压缩算法的最大性能。压缩速度超过目前现有的LZ系列无损压缩算法，为在高带宽数据处理过程中使用LZ压缩算法提供了可能。
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