公开(公告)号：CN113302723A

公开(公告)日：2021-08-24

申请号：CN202080007255.4

申请日：2020-02-07

Applicant: 东京毅力科创株式会社

Inventor： 吉备和雄 ,  藤田滋继 ,  铃木健二 ,  冈田充弘

IPC: H01L21/321 ,  H01L21/768 ,  H01L21/3205

Abstract: 本发明提供半导体装置的制造方法，包括：平坦化工序、层叠工序、孔形成工序、埋入工序以及去除工序。在平坦化工序中，通过使在第一孔埋入有导电材料的基板的表面平坦化，使被埋入至第一孔的导电材料露出，其中，形成该第一孔的区域是在层叠在基板上的绝缘膜上的区域且是被隔离膜包围的区域内。在层叠工序中，在基板的表面层叠掩模膜。在孔形成工序中，以使被埋入至第一孔的导电材料的上表面的至少一部分露出的方式，在掩模膜形成第二孔。在第二埋入工序中，在第二孔埋入导电材料。在去除工序中，去除掩模膜。

公开(公告)号：CN113302723B

公开(公告)日：2024-04-12

申请号：CN202080007255.4

申请日：2020-02-07

Applicant: 东京毅力科创株式会社

Inventor： 吉备和雄 ,  藤田滋继 ,  铃木健二 ,  冈田充弘

IPC: H01L21/321 ,  H01L21/768 ,  H01L21/3205

Abstract: 本发明提供半导体装置的制造方法，包括：平坦化工序、层叠工序、孔形成工序、埋入工序以及去除工序。在平坦化工序中，通过使在第一孔埋入有导电材料的基板的表面平坦化，使被埋入至第一孔的导电材料露出，其中，形成该第一孔的区域是在层叠在基板上的绝缘膜上的区域且是被隔离膜包围的区域内。在层叠工序中，在基板的表面层叠掩模膜。在孔形成工序中，以使被埋入至第一孔的导电材料的上表面的至少一部分露出的方式，在掩模膜形成第二孔。在第二埋入工序中，在第二孔埋入导电材料。在去除工序中，去除掩模膜。