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公开(公告)号：CN119092459A
公开(公告)日：2024-12-06
申请号：CN202411178280.5
申请日：2024-08-26
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762
Abstract: 本申请提供了一种自对准沟槽隔离结构的制备方法及半导体结构。该制备方法包括：提供衬底，于衬底一侧形成掩膜材料层；于掩膜材料层中刻蚀出初始开口，并基于初始开口于衬底中刻蚀出隔离沟槽，保留的掩膜材料层作为图形化掩膜层；对图形化掩膜层进行回刻蚀，使初始开口沿扩大开口的方向后退，以形成目标开口；基于目标开口，于隔离沟槽的侧壁顶角刻蚀出台阶；对台阶进行圆角化处理，并于圆角化处理后的隔离沟槽中形成隔离介质层。该制备方法可以实现更好、更精确的圆滑效果，有助于提升半导体制程的生产良率和半导体器件的使用可靠性。
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公开(公告)号：CN118471899A
公开(公告)日：2024-08-09
申请号：CN202410693272.8
申请日：2024-05-30
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762 , H01L29/66 , H01L29/78 , H01L29/423
Abstract: 本发明提供了一种基于TDDB优化的MOSFET器件及其制备方法。本发明通过两次多晶硅生长刻蚀工艺，使得所形成的栅氧化层以及栅极的膜层厚度满足MOSFET器件的相应工艺厚度要求的同时，所形成的浅沟槽隔离结构的顶面高于半导体衬底的表面，浅沟槽隔离结构的侧壁与栅氧化层相接触，能够避免在后续刻蚀第二多晶硅层过程中对浅沟槽隔离结构顶角区域处的栅氧化层的破坏，实现对浅沟槽隔离结构顶角区域处的栅氧化层的保护，增加浅沟槽隔离结构顶角区域处的栅氧化层工艺厚度，最终优化TDDB的可靠性，使得MOSFET器件拥有更高的击穿电压以及更长的可靠性寿命。
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公开(公告)号：CN118380417A
公开(公告)日：2024-07-23
申请号：CN202410465258.2
申请日：2024-04-17
Applicant: 上海积塔半导体有限公司
Abstract: 本公开实施例提供了一种极板电容器及其制造方法、半导体结构。该极板电容器，包括：在第一方向上相对设置的第一极板和第二极板，以及设置于所述第一极板和所述第二极板之间的介质层；所述介质层包括沿所述第一方向层叠的第一子层、第二子层和第三子层；其中，所述第一子层与所述第一极板接触，所述第三子层与所述第二极板接触，所述第一子层、所述第二子层和所述第三子层的材料组成元素相同，且所述第一子层和所述第三子层中的硅元素含量均小于所述第二子层中的硅元素含量。本公开用于改善MIM电容器的可靠性。
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公开(公告)号：CN117080162A
公开(公告)日：2023-11-17
申请号：CN202311183443.4
申请日：2023-09-13
Applicant: 上海积塔半导体有限公司
IPC: H01L21/768 , H01L23/522
Abstract: 本发明公开了一种半导体结构的制备方法及半导体结构，该半导体结构的制备方法包括提供一半导体基底，在半导体基底的介质层中形成多个间隔设置的通孔。在对应通孔的位置及介质层的表面形成金属连接层，完全填充于通孔内部且高于通孔的金属连接层形成为金属连接层的第一部分，形成于介质层的表面金属连接层形成为金属连接层的第二部分。回刻蚀金属连接层，以完全去除第二部分，暴露出介质层；并去除部分第一部分直至第一部分回缩至通孔的内部。后续再采用化学机械研磨的方式研磨暴露出的介质层，直至露出金属连接层。由此，本发明避免了化学机械研磨钨栓塞所在的研磨界面时，钨栓塞在介质层中松动而引起的介质层分层及剥落的问题。
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公开(公告)号：CN113140500B
公开(公告)日：2023-08-22
申请号：CN202110420332.5
申请日：2021-04-19
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762
Abstract: 本发明提供一种半导体结构的制作方法。包括步骤：提供基底，于基底上形成刻蚀阻挡层；于刻蚀阻挡层上形成正光刻胶层，利用有源区光罩对正光刻胶层进行曝光显影以在正光刻胶层内形成开口，对开口内的刻蚀阻挡层及基底进行刻蚀以于基底内形成浅沟槽，浅沟槽位于有源区之间；去除残余的正光刻胶层以暴露出刻蚀阻挡层，于浅沟槽内及刻蚀阻挡层的表面形成绝缘材料层；于绝缘材料层的表面形成负光刻胶层，利用有源区光罩对负光刻胶层进行曝光显影以去除位于有源区上方的负光刻胶层；去除位于有源区上方的绝缘材料层；去除浅沟槽上方的负光刻胶层。本发明可以有效降低光罩成本，简化制备工艺。
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Patent Agency Ranking
公开(公告)号：CN115863290A
公开(公告)日：2023-03-28
申请号：CN202211551313.7
申请日：2022-12-05
Applicant: 上海积塔半导体有限公司
IPC: H01L23/485 , C23C16/50 , C23C16/56 , H01L21/768
Abstract: 本发明的一种减少后端介质层开裂的晶圆结构和晶圆制备方法，晶圆结构包括衬底、敷设于衬底上的金属层和敷设于金属层上的第一介质层，晶圆结构还包括第一薄膜层；其中，填充于金属层的间隙中的第一介质层被刻蚀掉，第一薄膜层敷设于第一介质层上并填充金属层的间隙，第一薄膜层的应力低于第一介质层的应力。本发明解决了现有的金属层间隙顶角应力大易导致HDP薄膜产生裂缝的问题。
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公开(公告)号：CN115020321A
公开(公告)日：2022-09-06
申请号：CN202210605867.4
申请日：2022-05-31
Applicant: 上海积塔半导体有限公司
IPC: H01L21/762
Abstract: 本申请提供一种有源区的制备方法，包括：提供衬底；于衬底的上表面形成掩膜层；刻蚀掩膜层及衬底，以得到第一图形化的掩膜层，并于衬底内形成初始浅沟槽，初始浅沟槽于衬底内隔离出多个间隔排布的初始有源区；第一图形化的掩膜层内形成有与初始浅沟槽对应的第一开口；刻蚀第一图形化的掩膜层，将第一开口扩展为第二开口；对初始有源区的顶角进行处理，以使得初始有源区的顶角呈圆弧状；基于第二图形化的掩膜层刻蚀衬底，以将初始浅沟槽转化为浅沟槽，并得到顶角呈圆弧状的有源区。上述实施例中的有源区的制备方法中，可以得到顶角呈圆弧状的有源区，可以消除后续形成的器件在有源区的顶角处过早开启的现象，从而提升器件性能。
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公开(公告)号：CN114859659A
公开(公告)日：2022-08-05
申请号：CN202210464954.2
申请日：2022-04-29
Applicant: 上海积塔半导体有限公司
IPC: G03F7/16 , G03F7/26 , H01L21/027 , H01L21/266
Abstract: 本发明提供一种图形化掩膜层的制备方法和半导体结构的制备方法。图形化掩膜层的制备方法包括：提供基底；于基底的表面形成图形化光阻层，图形化光阻层内具有第一开口，第一开口暴露出基底的表面；于开口内及图形化光阻层的表面形成化学修整涂层；对所得结构进行处理，使部分图形化光阻层与化学修整涂层反应，以形成光阻反应层；显影去除化学修整涂层及光阻反应层，以得到图形化掩膜层，图形化掩膜层内具有第二开口，第二开口暴露出基底的表面。本发明的图形化掩膜层的制备方法不需要刻蚀工艺便能获得图形化掩膜层，因此不会损伤基底，进而不会损伤基底内的源区等结构，可以提升器件性能，降低器件的缺陷数量，提高产品良率。
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公开(公告)号：CN119894079A
公开(公告)日：2025-04-25
申请号：CN202510080986.6
申请日：2025-01-17
Applicant: 上海积塔半导体有限公司
Abstract: 本发明涉及一种半导体结构及其制备方法，涉及半导体技术领域。该半导体结构及其制备方法中，相邻两个隔离结构之间的衬底内进行离子注入形成阱区时，由于离子注入阻挡层的介电常数较大，禁带宽度也相对较大，所以当离子扩散时，离子注入阻挡层可以阻止离子向隔离结构的迁移。离子无法穿透离子注入阻挡层，使得半导体结构导电沟道处反型层形成的条件控制在预定范围内，即后续器件的开启会在设定电压条件下，改善了半导体结构阈值电压降低的问题。此外，由于离子注入阻挡层还覆盖了第一衬垫层的侧壁，避免了离子注入时从第一衬垫层的侧壁进去隔离结构的可能性。
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公开(公告)号：CN119133094A
公开(公告)日：2024-12-13
申请号：CN202411259325.1
申请日：2024-09-09
Applicant: 上海积塔半导体有限公司
IPC: H01L21/768 , H01L23/48
Abstract: 本发明涉及一种半导体结构及其形成方法。所述半导体结构的形成方法包括如下步骤：形成基底，所述基底包括第一导电层以及沿第一方向位于所述第一导电层上方的堆叠介质层，所述堆叠介质层至少包括氮化硅层；形成位于所述堆叠介质层内且与所述第一导电层的位置对应的沟槽，所述沟槽至少贯穿所述氮化硅层；回填所述沟槽，形成隔离层；形成沿所述第一方向贯穿所述隔离层的中部且暴露所述第一导电层的通孔，剩余的所述隔离层环绕所述通孔的外周分布；填充金属材料至所述通孔内，形成与所述第一导电层电连接的导电连接结构。本发明避免了因氮化硅层与导电连接结构中的金属材料应力表现相反而导致的堆叠介质层内部开裂问题。
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