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公开(公告)号：CN112732339A
公开(公告)日：2021-04-30
申请号：CN202110077100.4
申请日：2021-01-20
Applicant: 上海微波设备研究所(中国电子科技集团公司第五十一研究所)
Abstract: 本发明提供了一种分时复用时间抽取FFT实现方法、系统及介质，涉及通讯及电子对抗技术领域，该方法包括：步骤1：将频率为f的处理时钟CLK1倍频至频率为2f的CLK2，同时保留CLK1；对长度为2n的有限长序列x(n)进行2倍均匀抽取，拆分为偶数序列g(n)和奇数序列h(n)；步骤2：分时复用同一2n‑1点并行FFT运算模块分别对偶数序列g(n)和奇数序列h(n)进行傅里叶变换，得到序列G(k)和H(k)；步骤3：对序列G(k)和H(k)进行基‑2蝶形运算，得到序列X(k)，完成对该长度为2n的有限长序列的FFT运算。本发明采用该分时复用方案可以大量节约硬件资源，在不降低数据处理速率的情况下，以较少的硬件资源实现大规模的FFT运算，从而降低FFT的复杂性并提高系统的实时性。
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Patent Agency Ranking
公开(公告)号：CN112817901B
公开(公告)日：2022-10-18
申请号：CN202110120085.7
申请日：2021-01-28
Applicant: 上海微波设备研究所(中国电子科技集团公司第五十一研究所)
Abstract: 本发明提供了一种基于FPGA单板超宽带与多板多路同步传输的实现方法，包括主控模块和辅助模块；主控模块包括PCB板，PCB板包括高速采集板、信号处理板、信号检测板和时序控制板；辅助模块包括电源模块和机箱背板，机箱背板包括数据外部接口、同步时钟接口和射频时钟接口；高速采集板包括FPGA芯片，FPGA芯片与模数转换器相连接，信号处理板和信号检测板通过机箱背板与高速采集板相连接。本发明采用aurora64b/66b的IP核,围绕24Gb/s数据传输速率精确同步传输问题而进行的发送模块和接收模块的设计，对收发数据跨时钟域问题、AURORA的IP核设置问题、XDC文件的约束问题、发送模块加包头问题和接收模块剔除验证问题、48Gb/s超宽带传输问题做了比较详细的介绍，具有较大的参考意义。
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公开(公告)号：CN112817901A
公开(公告)日：2021-05-18
申请号：CN202110120085.7
申请日：2021-01-28
Applicant: 上海微波设备研究所(中国电子科技集团公司第五十一研究所)
Abstract: 本发明提供了一种基于FPGA单板超宽带与多板多路同步传输的实现方法，包括主控模块和辅助模块；主控模块包括PCB板，PCB板包括高速采集板、信号处理板、信号检测板和时序控制板；辅助模块包括电源模块和机箱背板，机箱背板包括数据外部接口、同步时钟接口和射频时钟接口；高速采集板包括FPGA芯片，FPGA芯片与模数转换器相连接，信号处理板和信号检测板通过机箱背板与高速采集板相连接。本发明采用aurora64b/66b的IP核,围绕24Gb/s数据传输速率精确同步传输问题而进行的发送模块和接收模块的设计，对收发数据跨时钟域问题、AURORA的IP核设置问题、XDC文件的约束问题、发送模块加包头问题和接收模块剔除验证问题、48Gb/s超宽带传输问题做了比较详细的介绍，具有较大的参考意义。
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公开(公告)号：CN112732339B
公开(公告)日：2022-09-13
申请号：CN202110077100.4
申请日：2021-01-20
Applicant: 上海微波设备研究所(中国电子科技集团公司第五十一研究所)
Abstract: 本发明提供了一种分时复用时间抽取FFT实现方法、系统及介质，涉及通讯及电子对抗技术领域，该方法包括：步骤1：将频率为f的处理时钟CLK1倍频至频率为2f的CLK2，同时保留CLK1；对长度为2n的有限长序列x(n)进行2倍均匀抽取，拆分为偶数序列g(n)和奇数序列h(n)；步骤2：分时复用同一2n‑1点并行FFT运算模块分别对偶数序列g(n)和奇数序列h(n)进行傅里叶变换，得到序列G(k)和H(k)；步骤3：对序列G(k)和H(k)进行基‑2蝶形运算，得到序列X(k)，完成对该长度为2n的有限长序列的FFT运算。本发明采用该分时复用方案可以大量节约硬件资源，在不降低数据处理速率的情况下，以较少的硬件资源实现大规模的FFT运算，从而降低FFT的复杂性并提高系统的实时性。
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公开(公告)号：CN112948309B
公开(公告)日：2023-05-16
申请号：CN202110264459.2
申请日：2021-03-11
Applicant: 上海微波设备研究所(中国电子科技集团公司第五十一研究所)
Abstract: 本发明提供了一种基于FPGA的减少BUFG资源的实时传输实现系统，包括主控模块和辅助模块，所述主控模块与辅助模块相连接；所述主控模块包括高速采集板、信号处理板和时序控制板，所述高速采集板与信号处理板相连接，所述信号处理板与时序控制板相连接；所述辅助模块包括电源模块、板卡和机箱背板；所述机箱背板上设置有数据外部接口、同步时钟接口和射频时钟接口，所述辅助模块上设置有检测板，所述检测板包括第一汇总芯片、第二汇总芯片、第三汇总芯片和第四汇总芯片，所述第四汇总芯片产生BUFG超标问题。本发明为后续高速宽带多路数据处理得以顺利进行奠定了基础，具有很实用的工程价值。
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公开(公告)号：CN112948309A
公开(公告)日：2021-06-11
申请号：CN202110264459.2
申请日：2021-03-11
Applicant: 上海微波设备研究所(中国电子科技集团公司第五十一研究所)
Abstract: 本发明提供了一种基于FPGA的减少BUFG资源的实时传输实现系统，包括主控模块和辅助模块，所述主控模块与辅助模块相连接；所述主控模块包括高速采集板、信号处理板和时序控制板，所述高速采集板与信号处理板相连接，所述信号处理板与时序控制板相连接；所述辅助模块包括电源模块、板卡和机箱背板；所述机箱背板上设置有数据外部接口、同步时钟接口和射频时钟接口，所述辅助模块上设置有检测板，所述检测板包括第一汇总芯片、第二汇总芯片、第三汇总芯片和第四汇总芯片，所述第四汇总芯片产生BUFG超标问题。本发明为后续高速宽带多路数据处理得以顺利进行奠定了基础，具有很实用的工程价值。
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