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发明公开
二值深度卷积神经网络加速器、方法及电子芯片审中-实审

公开(公告)号：CN118504632A

公开(公告)日：2024-08-16

申请号：CN202410518138.4

申请日：2024-04-28

Applicant: 上海工程技术大学

Inventor： 曹彧 , 金婕 , 徐焕翔 , 费莹莹 , 王春媛

IPC: G06N3/063 , G06N3/0464

Abstract: 本发明提供了一种二值深度卷积神经网络加速器、方法及电子芯片，包括：PS侧存储模块、直接内存访问模块、第一控制逻辑模块和PL侧运算模块；其中，PS侧存储模块，存储输入图像数据；直接内存访问模块，通过第一总线从PS侧存储模块中加载输入图像数据；第一控制逻辑模块，对PL侧运算模块进行控制信息配置；PL侧运算模块，由N个功能相似的宏功能层通过层间数据缓冲器FIFO级联成流式架构，执行二值深度卷积神经网络运算；PL侧运算模块在执行二值深度卷积神经网络运算时，根据各宏功能层的网络结构与尺寸对各计算引擎设置不同的并行计算度，既保证了加速器的运行速率，又降低了层间数据缓冲资源需求。

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