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公开(公告)号：CN102611463B
公开(公告)日：2014-08-06
申请号：CN201210102298.8
申请日：2012-04-09
Applicant: 上海交通大学
IPC: H03M13/11
Abstract: 本发明提供一种多进制低密度奇偶校验码的级联编译码方法，首先通过蒙特卡洛仿真统计对应多进制LDPC码的码字中最易出错的部分符号信息的对应位置；接着在编码的时候对输入信息进行预处理，将其分成两部分，其中一部分信息进行RS编码，RS编码后的结果再与剩下的那部分信息结合组成新的信息流输入多进制LDPC码编码器，原先最易出错的符号信息位置的值由RS编码后的码字占据；最后进行级联译码器的译码。还提供相应的系统。本发明适用与所有多进制LDPC码，通过将原先多进制LDPC码字中最易出错的部分用RS编码后的码字替换，利用了RS码的纠错能力显著的提升了系统的整体纠错能力。
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公开(公告)号：CN102932003A
公开(公告)日：2013-02-13
申请号：CN201210330765.2
申请日：2012-09-07
Applicant: 上海交通大学
IPC: H03M13/11
Abstract: 本发明提供基于GPU架构的QC-LDPC码的加速译码方法，包括：CPU作为控制器，利用输入码的母矩阵，计算输入码的码字信息，并将码字信息放入GPU的常数存储器，并在完成所有初始化过程后，发起运行GPU核函数的命令；合理地配置GPU的各项参数，在每一个GPU并行线程块中实现整个译码系统，通过线程间合作完成基于分层修正最小和算法的LDPC译码。本发明针对QC结构LDPC码字的特点，实现了不同码率的QC-LDPC码在不同的GPU平台下通用的加速译码；并提供了LDPC译码器在GPU上的并行化实现和优化，能在GPU上独立并行地运行很多个LDPC译码器。译码效率大幅度提高，能非常有效的应用在仿真和实时译码系统中。
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公开(公告)号：CN102684840B
公开(公告)日：2014-12-24
申请号：CN201210171723.9
申请日：2012-05-29
Applicant: 上海交通大学
IPC: H04L1/00
Abstract: 本发明提供一种低密度奇偶校验码的新型编码调制方法，在发送端对信息序列进行低密度奇偶校验码的编码处理得到码字，对得到的码字中的一部分比特进行复用并与原码字组成新的码字，对组成的新码字进行交织、调制，在接收端低密度奇偶校验码的联合迭代解调译码。本发明还提供了一种低密度奇偶校验码的新型编码调制装置。通过将低密度奇偶校验码中的同一比特同时映射到多个调制符号上的方法，有效地提升了系统在衰落信道下的整体性能。
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公开(公告)号：CN102075198A
公开(公告)日：2011-05-25
申请号：CN201110004000.5
申请日：2011-01-11
Applicant: 上海交通大学
Abstract: 一种数字信号技术领域的准循环低密度奇偶校验卷积码编译码系统及其编译码方法，该系统包括：码字构造器、编码器模块和译码器模块，码字构造器产生校验母矩阵并向编码器模块和译码器模块传输相应的数据存取地址、移位因子等信息，并存储在各自的母矩阵存储单元中，编码器模块从信息源获得输入数据并将编码后的输出数据传输给信道，译码器模块从信道获得输入信息经过译码后输出信息。本发明通过加入准循环单位矩阵，实现用较少的迭代次数就能达到较好的译码性能，因此显著减少了硬件开销；准循环单位矩阵的低密度校验码字结构使整个编码、译码时都能够实现并行运算，因此有效减少了译码时钟延迟并大幅提高吞吐率。
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公开(公告)号：CN102932003B
公开(公告)日：2016-05-04
申请号：CN201210330765.2
申请日：2012-09-07
Applicant: 上海交通大学
IPC: H03M13/11
Abstract: 本发明提供基于GPU架构的QC-LDPC码的加速译码方法，包括：CPU作为控制器，利用输入码的母矩阵，计算输入码的码字信息，并将码字信息放入GPU的常数存储器，并在完成所有初始化过程后，发起运行GPU核函数的命令；合理地配置GPU的各项参数，在每一个GPU并行线程块中实现整个译码系统，通过线程间合作完成基于分层修正最小和算法的LDPC译码。本发明针对QC结构LDPC码字的特点，实现了不同码率的QC-LDPC码在不同的GPU平台下通用的加速译码；并提供了LDPC译码器在GPU上的并行化实现和优化，能在GPU上独立并行地运行很多个LDPC译码器。译码效率大幅度提高，能非常有效的应用在仿真和实时译码系统中。
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Patent Agency Ranking
公开(公告)号：CN102281125A
公开(公告)日：2011-12-14
申请号：CN201110215391.5
申请日：2011-07-29
Applicant: 上海交通大学
IPC: H04L1/00
Abstract: 本发明公开一种通信技术领域的分层分块非规则低密度校验码译码器及译码方法，其中：外信息存储单元将上次迭代的校验节点传递给信息节点的软值输出给译码处理模块。循环移位寄存器将信息节点的后验概率似然比更新值传递给译码处理模块。译码处理模块将本次迭代中校验更新值传递给外信息存储单元，同时将信息节点的后验概率似然比更新值经译码处理模块交织网络传递给循环移位寄存器。本发明适用于所有的QC类LDPC码译码，只要是分块的LDPC码字都支持译码；没有流水竞争冲突，有较好吞吐率性能，工作时序也相对简单；不需要耗费庞大资源的交织网络，节省了很多硬件资源，整个译码器资源消耗相对较小。支持译码并行度可以灵活变化。
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公开(公告)号：CN102281125B
公开(公告)日：2013-07-17
申请号：CN201110215391.5
申请日：2011-07-29
Applicant: 上海交通大学
IPC: H04L1/00
Abstract: 本发明公开一种通信技术领域的分层分块非规则低密度校验码译码器及译码方法，其中：外信息存储单元将上次迭代的校验节点传递给信息节点的软值输出给译码处理模块。循环移位寄存器将信息节点的后验概率似然比更新值传递给译码处理模块。译码处理模块将本次迭代中校验更新值传递给外信息存储单元，同时将信息节点的后验概率似然比更新值经译码处理模块交织网络传递给循环移位寄存器。本发明适用于所有的QC类LDPC码译码，只要是分块的LDPC码字都支持译码；没有流水竞争冲突，有较好吞吐率性能，工作时序也相对简单；不需要耗费庞大资源的交织网络，节省了很多硬件资源，整个译码器资源消耗相对较小。支持译码并行度可以灵活变化。
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公开(公告)号：CN102075198B
公开(公告)日：2013-01-09
申请号：CN201110004000.5
申请日：2011-01-11
Applicant: 上海交通大学
Abstract: 一种数字信号技术领域的准循环低密度奇偶校验卷积码编译码系统及其编译码方法，该系统包括：码字构造器、编码器模块和译码器模块，码字构造器产生校验母矩阵并向编码器模块和译码器模块传输相应的数据存取地址、移位因子等信息，并存储在各自的母矩阵存储单元中，编码器模块从信息源获得输入数据并将编码后的输出数据传输给信道，译码器模块从信道获得输入信息经过译码后输出信息。本发明通过加入准循环单位矩阵，实现用较少的迭代次数就能达到较好的译码性能，因此显著减少了硬件开销；准循环单位矩阵的低密度校验码字结构使整个编码、译码时都能够实现并行运算，因此有效减少了译码时钟延迟并大幅提高吞吐率。
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公开(公告)号：CN102684840A
公开(公告)日：2012-09-19
申请号：CN201210171723.9
申请日：2012-05-29
Applicant: 上海交通大学
IPC: H04L1/00
Abstract: 本发明提供一种低密度奇偶校验码的新型编码调制方法，在发送端对信息序列进行低密度奇偶校验码的编码处理得到码字，对得到的码字中的一部分比特进行复用并与原码字组成新的码字，对组成的新码字进行交织、调制，在接收端低密度奇偶校验码的联合迭代解调译码。本发明还提供了一种低密度奇偶校验码的新型编码调制装置。通过将低密度奇偶校验码中的同一比特同时映射到多个调制符号上的方法，有效地提升了系统在衰落信道下的整体性能。
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公开(公告)号：CN102611463A
公开(公告)日：2012-07-25
申请号：CN201210102298.8
申请日：2012-04-09
Applicant: 上海交通大学
IPC: H03M13/11
Abstract: 本发明提供一种多进制低密度校验码的级联编译码方法，首先通过蒙特卡洛仿真统计对应多进制LDPC码的码字中最易出错的部分符号信息的对应位置；接着在编码的时候对输入信息进行预处理，将其分成两部分，其中一部分信息进行RS编码，RS编码后的结果再与剩下的那部分信息结合组成新的信息流输入多进制LDPC码编码器，原先最易出错的符号信息位置的值由RS编码后的码字占据；最后进行级联译码器的译码。还提供相应的系统。本发明适用与所有多进制LDPC码，通过将原先多进制LDPC码字中最易出错的部分用RS编码后的码字替换，利用了RS码的纠错能力显著的提升了系统的整体纠错能力。
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