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公开(公告)号：CN112335023A
公开(公告)日：2021-02-05
申请号：CN201880094716.9
申请日：2018-06-27
Applicant: 三菱电机株式会社
Inventor： 角野翼
IPC: H01L21/338 , H01L29/812
Abstract: 本发明在半导体基板(1)之上涂覆抗蚀剂(4)，在抗蚀剂(4)形成第1开口(5)和宽度比第1开口(5)窄的第2开口(6)。使用抗蚀剂(4)作为掩膜来对半导体基板(1)进行湿蚀刻而在第1开口(5)和第2开口(6)之下形成连续的一个凹陷(7)。在形成凹陷(7)后，使收缩材料(8)与抗蚀剂(4)进行交联反应，而使得第1开口(5)没有被封堵而第2开口(6)被封堵。在封堵第2开口(6)后，经由第1开口(5)在凹陷(7)形成栅电极(11)。
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Patent Agency Ranking
公开(公告)号：CN106169430A
公开(公告)日：2016-11-30
申请号：CN201610341995.7
申请日：2016-05-20
Applicant: 三菱电机株式会社
CPC classification number: H01L22/20 , H01L21/823475 , H01L22/10 , H01L22/12 , H01L22/14 , H01L22/32 , H01L22/34 , H01L33/62 , H01L2933/0066
Abstract: 得到如下半导体装置的制造方法，即，能够在半导体装置的配线层全部形成之前实施测试，能够针对晶体管单体进行测试，而不依赖于半导体装置的电路结构。在衬底(1)之上彼此独立地形成晶体管(2、3)、电路元件(4、5)以及多个接触焊盘(6a～6f)各自的底层配线。在形成有底层配线的衬底(1)之上的整个面形成第1供电层(14)。对第1供电层(14)进行图案化，形成使晶体管(2、3)的各端子与电路元件(4、5)独立并且分别与不同的接触焊盘连接的测试图案(25～28)。使用接触焊盘和测试图案，针对晶体管(2、3)单体进行测试。在测试之后，将晶体管(2、3)和电路元件(4、5)连接而形成电路。
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公开(公告)号：CN120019727A
公开(公告)日：2025-05-16
申请号：CN202280097058.5
申请日：2022-10-19
Applicant: 三菱电机株式会社
Abstract: 在基板(1)之上形成有外延层(2)。在外延层(2)形成有场效应晶体管(3)。在外延层(2)之上形成有漏极焊盘(8)。漏极焊盘(8)与场效应晶体管(3)的漏电极(5)连接。背面电极(13)形成于基板(1)的背面，并与场效应晶体管(3)的源电极(6)连接。引线(16)与漏极焊盘(8)接合。在漏极焊盘(8)的正下方，在基板(1)形成有空洞(17)。空洞(17)不形成在引线(16)的接合部分的正下方。
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公开(公告)号：CN112335023B
公开(公告)日：2024-07-09
申请号：CN201880094716.9
申请日：2018-06-27
Applicant: 三菱电机株式会社
Inventor： 角野翼
IPC: H01L21/338 , H01L29/812
Abstract: 本发明在半导体基板(1)之上涂覆抗蚀剂(4)，在抗蚀剂(4)形成第1开口(5)和宽度比第1开口(5)窄的第2开口(6)。使用抗蚀剂(4)作为掩膜来对半导体基板(1)进行湿蚀刻而在第1开口(5)和第2开口(6)之下形成连续的一个凹陷(7)。在形成凹陷(7)后，使收缩材料(8)与抗蚀剂(4)进行交联反应，而使得第1开口(5)没有被封堵而第2开口(6)被封堵。在封堵第2开口(6)后，经由第1开口(5)在凹陷(7)形成栅电极(11)。
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公开(公告)号：CN110326090A
公开(公告)日：2019-10-11
申请号：CN201780087203.0
申请日：2017-02-27
Applicant: 三菱电机株式会社
IPC: H01L21/338 , H01L29/812
Abstract: 在半导体层(2)之上形成有栅极电极(6)，该栅极电极(6)至少具有最下层(6a)和上层(6b)，该最下层(6a)与半导体层(2)接触，该上层(6b)形成于最下层(6a)之上。上层(6b)向最下层(6a)产生应力而导致最下层(6a)的两端部从半导体层(2)翘起。
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公开(公告)号：CN106169430B
公开(公告)日：2019-03-15
申请号：CN201610341995.7
申请日：2016-05-20
Applicant: 三菱电机株式会社
Abstract: 得到如下半导体装置的制造方法，即，能够在半导体装置的配线层全部形成之前实施测试，能够针对晶体管单体进行测试，而不依赖于半导体装置的电路结构。在衬底(1)之上彼此独立地形成晶体管(2、3)、电路元件(4、5)以及多个接触焊盘(6a～6f)各自的底层配线。在形成有底层配线的衬底(1)之上的整个面形成第1供电层(14)。对第1供电层(14)进行图案化，形成使晶体管(2、3)的各端子与电路元件(4、5)独立并且分别与不同的接触焊盘连接的测试图案(25～28)。使用接触焊盘和测试图案，针对晶体管(2、3)单体进行测试。在测试之后，将晶体管(2、3)和电路元件(4、5)连接而形成电路。
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