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公开(公告)号：CN1237831A
公开(公告)日：1999-12-08
申请号：CN98122824.0
申请日：1998-10-29
Applicant: 三菱电机株式会社
IPC: H03L7/06
Abstract: 时钟发生电路，备有：倍增部(11)，相位同步部(12)，分频部(13)。时钟发生方法，具有以下步骤：a.使输入时钟频率倍增，发生倍增时钟；b.检测所述时钟和分频时钟之间的相位差，只是以对应所述相位差的分量使所述倍增时钟的相位延迟，发生相位与所述输入时钟相位一致的相位同步时钟；c.在所述相位同步时钟内，在每个固定周期检测特定的脉冲，以其脉冲为基准使所述相位同步时钟分频，发生所述分频时钟。不增加延迟元件等，能产生倍增数小的PLL输出，降低时钟输出频率。
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公开(公告)号：CN1144926A
公开(公告)日：1997-03-12
申请号：CN96105440.9
申请日：1996-04-23
Applicant: 三菱电机株式会社
CPC classification number: G06F1/10 , H03K5/135 , H03L7/0814 , H03L7/087 , H03L7/16
Abstract: 作级联连接的多个延时线各自包含有由输入和切断时钟的二个开关元件和共同连接到开关元件的延迟元件组成的、作级联连接的多个延时单元的时钟产生电路。以及包含有这种时钟产生电路的PLL电路和半导体装置。此时钟产生电路的一个延时线中的延时单元的数量K可按下式计算：K≥[{1/(2·N·Fref)}-(Tmul)]/(Tdmin)。
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公开(公告)号：CN1103967C
公开(公告)日：2003-03-26
申请号：CN97113401.4
申请日：1997-05-23
Applicant: 三菱电机株式会社
IPC: G06F13/10
CPC classification number: G06F13/1605 , G06F13/4027
Abstract: 一种外部也有总线主控器的微处理器，它将DRAM及超高速缓存器安装在内部。在微处理器(101)中，通过写入缓冲器(5)、选择器(7)或DRAM(27)、超高速缓存器(28)、IQ(8)分别连接在总线D 上。用数据总线D 连接总线ID 、微处理器(101)和外部存储器(4)、外部总线主控器(41)，中间装有BIU(3)。用地址总线(58)、控制总线(56、57)连接微处理器(101)、外部存储器(4)、外部总线主控器(41)。BIU(3)控制对微处理器的内部存储器及其外部连接的存储器的访问。
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Patent Agency Ranking
公开(公告)号：CN1126254C
公开(公告)日：2003-10-29
申请号：CN98122824.0
申请日：1998-10-29
Applicant: 三菱电机株式会社
IPC: H03L7/06
Abstract: 时钟发生电路，备有：倍增装置(11)，相位同步装置(12)，分频装置(13)。时钟发生方法，具有以下步骤：a.使输入时钟频率倍增，发生倍增时钟；b.检测所述时钟和分频时钟之间的相位差，只是以对应所述相位差的分量使所述倍增时钟的相位延迟，发生相位与所述输入时钟相位一致的相位同步时钟；c.在所述相位同步时钟内，在每个固定周期检测特定的脉冲，以其脉冲为基准使所述相位同步时钟分频，发生所述分频时钟。不增加延迟元件等，能产生倍增数小的PLL输出，降低时钟输出频率。
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公开(公告)号：CN1177143A
公开(公告)日：1998-03-25
申请号：CN97113401.4
申请日：1997-05-23
Applicant: 三菱电机株式会社
IPC: G06F13/10
CPC classification number: G06F13/1605 , G06F13/4027
Abstract: 一种外部也有总线主控器的微处理器,它将DRAM及超高速缓存器安装在内部。在微处理器101中,通过写入缓冲器5、选择器7或DRAM27、超高速缓存器28、IQ8分别连接在总线D〈0∶127〉上。用数据总线D〈0∶15〉连接总线ID〈0∶127〉、微处理器101和外部存储器4、外部总线主控器41,中间装有BIU3。用地址总线58、控制总线56、57连接微处理器101、外部存储器4、外部总线主控器41。BIU3控制对微处理器的内部存储器及其外部连接的存储器的访问。
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公开(公告)号：CN1101955C
公开(公告)日：2003-02-19
申请号：CN96105440.9
申请日：1996-04-23
Applicant: 三菱电机株式会社
CPC classification number: G06F1/10 , H03K5/135 , H03L7/0814 , H03L7/087 , H03L7/16
Abstract: 作级联连接的多个延时线各自包含有由输入和切断时钟的二个开关元件和共同连接到开关元件的延迟元件组成的、作级联连接的多个延时单元的时钟产生电路。以及包含有这种时钟产生电路的PLL电路和半导体装置。此时钟产生电路的一个延时线中的延时单元的数量K可按下式计算：K≥〔{1/(2·N·Fref)}-(Tmul)〕/(Tdmin)。
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公开(公告)号：CN1082211C
公开(公告)日：2002-04-03
申请号：CN95116564.X
申请日：1995-09-11
Applicant: 三菱电机株式会社
IPC: G06F13/00
CPC classification number: G06F15/7842 , G06F13/1684
Abstract: 一种包括在一块芯片上集成的处理器和存储器的微计算机，其中存储器是以多个存储单元区域行设置的，且处理器设置在存储单元区域行之间。一种微计算机，其中存储单元区域经一条总线按行相互连接，每条总线与处理器连接。
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公开(公告)号：CN1138719A
公开(公告)日：1996-12-25
申请号：CN95116564.X
申请日：1995-09-11
Applicant: 三菱电机株式会社
IPC: G06F13/00
CPC classification number: G06F15/7842 , G06F13/1684
Abstract: 一种包括在一块芯片上集成的处理器和存储器的微计算机，其中存储器是以多个存储单元区域行设置的，且处理器设置在存储单元区域行之间。一种微计算机，其中存储单元区域经一条总线按行相互连接，每条总线与处理器连接。
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