公开(公告)号：CN110910931B

公开(公告)日：2024-12-31

申请号：CN201910836317.1

申请日：2019-09-05

Applicant: 三星电子株式会社

Inventor： V.甘加萨尼 ,  罗太熙 ,  B.A.詹尤

IPC: G11C13/00

Abstract: 一种存储器设备包括：连接到多条字线和多条位线的多个存储器单元，该多个存储器单元中的每一个包括开关元件和信息存储元件，信息存储元件连接到开关元件并且包含相变材料；解码器电路，被配置为确定连接到所述多个存储器单元中的要读取数据的所选择的存储器单元的所选择的字线和所选择的位线；以及电流补偿电路，被配置为从所选择的字线去除泄漏电流，泄漏电流对应于在该多条位线当中的除所选择的位线之外的未选择的位线中流动的断态电流的和。

公开(公告)号：CN110610734B

公开(公告)日：2025-03-14

申请号：CN201910509414.X

申请日：2019-06-13

Applicant: 三星电子株式会社

Inventor： V.甘加萨尼

IPC: G11C13/00

Abstract: 一种存储设备，包括：存储单元阵列，多个位线，补偿电路，保持电路和控制逻辑电路。存储单元阵列包括多个存储单元。每个位线连接到至少一个存储单元。在位线中，预定电压被施加到连接到选择存储单元的选择位线。补偿电路包括采样电路，该采样电路通过感测施加到多个存储单元中的未选择存储单元的漏电流来生成采样值。保持电路基于采样值来补偿施加到选择位线的电压。控制逻辑电路输出控制采样电路的启用的采样启用信号和控制保持电路的启用的保持启用信号。

公开(公告)号：CN110610734A

公开(公告)日：2019-12-24

申请号：CN201910509414.X

申请日：2019-06-13

Applicant: 三星电子株式会社

Inventor： V.甘加萨尼

IPC: G11C13/00

Abstract: 一种存储设备，包括：存储单元阵列，多个位线，补偿电路，保持电路和控制逻辑电路。存储单元阵列包括多个存储单元。每个位线连接到至少一个存储单元。在位线中，预定电压被施加到连接到选择存储单元的选择位线。补偿电路包括采样电路，该采样电路通过感测施加到多个存储单元中的未选择存储单元的漏电流来生成采样值。保持电路基于采样值来补偿施加到选择位线的电压。控制逻辑电路输出控制采样电路的启用的采样启用信号和控制保持电路的启用的保持启用信号。

公开(公告)号：CN110910931A

公开(公告)日：2020-03-24

申请号：CN201910836317.1

申请日：2019-09-05

Applicant: 三星电子株式会社

Inventor： V.甘加萨尼 ,  罗太熙 ,  B.A.詹尤

IPC: G11C13/00

Abstract: 一种存储器设备包括：连接到多条字线和多条位线的多个存储器单元，该多个存储器单元中的每一个包括开关元件和信息存储元件，信息存储元件连接到开关元件并且包含相变材料；解码器电路，被配置为确定连接到所述多个存储器单元中的要读取数据的所选择的存储器单元的所选择的字线和所选择的位线；以及电流补偿电路，被配置为从所选择的字线去除泄漏电流，泄漏电流对应于在该多条位线当中的除所选择的位线之外的未选择的位线中流动的断态电流的和。

公开(公告)号：CN111798900B

公开(公告)日：2025-02-25

申请号：CN202010253724.2

申请日：2020-04-02

Applicant: 三星电子株式会社

Inventor： 曹溶成 ,  V.甘加萨尼 ,  金喜源 ,  罗太熙

IPC: G11C13/00

Abstract: 提供了存储器设备及用于操作存储器设备的方法。该存储器设备包括：连接到多条字线和多条位线的多个存储器单元；解码器电路，包括将第一偏置电压输入到被选择的字线的第一偏置电路、将第二偏置电压输入到被选择的位线的第二偏置电路、连接到被选择的字线的第一开关元件、以及连接在第一开关元件和第一偏置电路之间的第二开关元件；以及控制逻辑，被配置为当在第二偏置电压被输入到被选择的位线之后经过预定的延迟时间时，控制第一开关元件和第二开关元件。控制逻辑在第二开关元件导通时关断第一开关元件。

公开(公告)号：CN111798900A

公开(公告)日：2020-10-20

申请号：CN202010253724.2

申请日：2020-04-02

Applicant: 三星电子株式会社

Inventor： 曹溶成 ,  V.甘加萨尼 ,  金喜源 ,  罗太熙

IPC: G11C13/00

Abstract: 提供了存储器设备及用于操作存储器设备的方法。该存储器设备包括：连接到多条字线和多条位线的多个存储器单元；解码器电路，包括将第一偏置电压输入到被选择的字线的第一偏置电路、将第二偏置电压输入到被选择的位线的第二偏置电路、连接到被选择的字线的第一开关元件、以及连接在第一开关元件和第一偏置电路之间的第二开关元件；以及控制逻辑，被配置为当在第二偏置电压被输入到被选择的位线之后经过预定的延迟时间时，控制第一开关元件和第二开关元件。控制逻辑在第二开关元件导通时关断第一开关元件。