公开(公告)号：CN105703765B

公开(公告)日：2020-10-09

申请号：CN201510944660.X

申请日：2015-12-16

Applicant: 三星电子株式会社

Inventor： 高鸣宇 ,  郑宏忠 ,  K.T.马拉迪

IPC: H03K19/17736 ,  H03K19/17758 ,  H03K19/1776 ,  H03K19/17728 ,  H01L25/00 ,  H01L25/18

Abstract: 一种基于DRAM的可重构逻辑。根据一个一般方面，一种装置可以包括存储阵列，该存储阵列包括多个存储子阵列。子阵列中的至少一个可以被布置为可重构查找表。该可重构查找表可以包括：被配置为存储数据的多个存储单元；局部行译码器，被配置为基于输入信号的集合来激活存储单元的一个行或多个行；局部线选择器，被配置为基于至少一个输入信号来选择存储单元的行的子集。

公开(公告)号：CN105703765A

公开(公告)日：2016-06-22

申请号：CN201510944660.X

申请日：2015-12-16

Applicant: 三星电子株式会社

Inventor： 高鸣宇 ,  郑宏忠 ,  K.T.马拉迪

IPC: H03K19/177

Abstract: 一种基于DRAM的可重构逻辑。根据一个一般方面，一种装置可以包括存储阵列，该存储阵列包括多个存储子阵列。子阵列中的至少一个可以被布置为可重构查找表。该可重构查找表可以包括：被配置为存储数据的多个存储单元；局部行译码器，被配置为基于输入信号的集合来激活存储单元的一个行或多个行；局部线选择器，被配置为基于至少一个输入信号来选择存储单元的行的子集。