具有并行测试的存储器模块

    公开(公告)号:CN1758382A

    公开(公告)日:2006-04-12

    申请号:CN200510071654.4

    申请日:2005-03-23

    Abstract: 为了高效测试,存储器模块的每个存储器芯片测试来自X个存储区的总共N个数据位,并从存储区之一输出N/X个测试数据位。存储器模块包括多个存储器芯片和多个比较单元。每个比较单元被配置在各自的存储器芯片中,用来测试来自多个存储区的多个测试数据位。另外,每个比较单元从各自的存储器芯片中的存储区之一中输出测试数据位。

    使用双时钟产生系统代码的存储器装置及其方法

    公开(公告)号:CN101241768B

    公开(公告)日:2013-03-27

    申请号:CN200710303524.8

    申请日:2007-12-29

    Inventor: 郑会柱 金润哲

    CPC classification number: G06F11/1004

    Abstract: 一种存储器装置,可以包括存储核心块、数据修补单元、循环冗余校验(CRC)产生单元和/或串行器。数据修补单元可配置来响应于第一读取脉冲,修补从存储核心块读取的并行数据。CRC产生单元可配置来响应于第二读取脉冲,基于并行数据产生CRC代码,第二读取脉冲从如果产生第一读取脉冲被延迟一段时间。串行器可配置来响应于第一读取脉冲将并行数据转换为串行数据,和/或为串行数据的多位按顺序安排CRC代码以产生系统代码。

    多端口半导体器件及其方法

    公开(公告)号:CN101075475B

    公开(公告)日:2011-01-19

    申请号:CN200710104145.6

    申请日:2007-05-21

    Inventor: 金润哲

    Abstract: 提供了一种多端口半导体器件及其方法。在一个例子中,该多端口半导体器件可以包括:时钟产生单元,其接收具有给定频率和给定相位的外部时钟信号,所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个,产生多个本地时钟信号,使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个。

    多端口存储器件及其控制方法

    公开(公告)号:CN101030439A

    公开(公告)日:2007-09-05

    申请号:CN200710008099.X

    申请日:2007-02-09

    Inventor: 金润哲

    CPC classification number: G11C8/16 G11C7/1075 G11C7/22 G11C7/222 G11C11/12

    Abstract: 公开了一种向端口提供不同频率的多端口存储器件。所述多端口存储器件,包括:存储核芯、时钟产生器和多个端口。时钟产生器基于外部时钟信号产生内部时钟信号;每一个端口均包括本地时钟产生器,所述本地时钟产生器基于内部时钟信号产生具有预定频率的本地时钟信号,并且响应于本地时钟信号对存储核芯进行存取。所述多端口存储器件能够在不增加用于接收时钟信号的管脚的数目的情况下产生用于端口的各种频率。

    具有并行测试的存储器模块

    公开(公告)号:CN1758382B

    公开(公告)日:2010-10-06

    申请号:CN200510071654.4

    申请日:2005-03-23

    Abstract: 为了高效测试,存储器模块的每个存储器芯片测试来自X个存储区的总共N个数据位,并从存储区之一输出N/X个测试数据位。存储器模块包括多个存储器芯片和多个比较单元。每个比较单元被配置在各自的存储器芯片中,用来测试来自多个存储区的多个测试数据位。另外,每个比较单元从各自的存储器芯片中的存储区之一中输出测试数据位。

    使用双时钟产生系统代码的存储器装置及其方法

    公开(公告)号:CN101241768A

    公开(公告)日:2008-08-13

    申请号:CN200710303524.8

    申请日:2007-12-29

    Inventor: 郑会柱 金润哲

    CPC classification number: G06F11/1004

    Abstract: 一种存储器装置,可以包括存储核心块、数据修补单元、循环冗余校验(CRC)产生单元和/或串行器。数据修补单元可配置来响应于第一读取脉冲,修补从存储核心块读取的并行数据。CRC产生单元可配置来响应于第二读取脉冲,基于并行数据产生CRC代码,第二读取脉冲从如果产生第一读取脉冲被延迟一段时间。串行器可配置来响应于第一读取脉冲将并行数据转换为串行数据,和/或为串行数据的多位按顺序安排CRC代码以产生系统代码。

    多端口半导体器件及其方法

    公开(公告)号:CN101075475A

    公开(公告)日:2007-11-21

    申请号:CN200710104145.6

    申请日:2007-05-21

    Inventor: 金润哲

    Abstract: 提供了一种多端口半导体器件及其方法。在一个例子中,该多端口半导体器件可以包括:时钟产生单元,其接收具有给定频率和给定相位的外部时钟信号,所述时钟产生单元通过调整所接收的外部时钟信号的给定频率和给定相位中的至少一个,产生多个本地时钟信号,使得多个本地时钟信号中的至少一个具有分别与所接收的外部时钟信号的给定频率和给定相位相比的不同频率和不同相位的至少一个。

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