集成电路和非易失性存储器件
    1.
    发明公开

    公开(公告)号:CN117954435A

    公开(公告)日:2024-04-30

    申请号:CN202311393560.3

    申请日:2023-10-25

    Inventor: 金容俊

    Abstract: 本公开提供了集成电路和非易失性存储器件。在一些实施方式中,一种集成电路包括基板和电容器结构,该电容器结构在垂直方向上设置在基板上方,包括配置为接收第一电压并包括具有第一图案化侧表面的至少一条第一金属线的第一电极、配置为接收第二电压并包括具有第二图案化侧表面的至少一条第二金属线的第二电极、以及设置在第一电极和第二电极之间的电介质层。所述至少一条第一金属线和所述至少一条第二金属线在第一水平方向上延伸。第一电极、第二电极和电介质层设置在同一层上。所述至少一条第二金属线在第二水平方向上与所述至少一条第一金属线间隔开。

    带内置存储器单元恢复的非易失性存储器设备及操作方法

    公开(公告)号:CN101727981A

    公开(公告)日:2010-06-09

    申请号:CN200910204682.7

    申请日:2009-10-10

    CPC classification number: G11C16/16

    Abstract: 非易失性存储器设备包括在擦除非易失性(例如,快闪)存储器单元块的操作期间支持存储器单元的恢复。非易失性存储器系统包括快闪存储器设备以及电耦接到快闪存储器设备的存储器控制器。存储器控制器被配置为,通过将第一指令发布到快闪存储器设备、接着将第二指令发布到快闪存储器设备来控制快闪存储器设备内的存储器单元的恢复操作,将第一指令发布到快闪存储器设备导致存储器块中的擦除的存储器单元变为至少部分地编程的存储器单元,将第二指令发布到快闪存储器设备导致至少部分地编程的存储器单元变为全部地被擦除。

    数据处理系统及其操作方法

    公开(公告)号:CN101840359A

    公开(公告)日:2010-09-22

    申请号:CN201010144746.1

    申请日:2010-03-18

    Abstract: 一种数据处理系统,包括错误检验和纠正(ECC)编码电路、集成电路存储器和码率控制电路。ECC编码电路被配置成在把写数据转换为编码数据的操作期间,响应于码率选择信号,选择性地把多个唯一的ECC码率施加于数据处理系统所接收的写数据。集成电路存储器其中包括多个存储区域。这些存储区域被配置成从所述ECC编码电路接收编码数据的相应部分。码率控制电路被配置成产生码率选择信号。这个码率选择信号具有规定要被施加于写数据的相应部分的对应ECC码率的值。

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