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公开(公告)号：CN108269849B
公开(公告)日：2022-06-14
申请号：CN201710780704.9
申请日：2017-09-01
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/10 , H01L21/336
Abstract: 本发明提供了具有沟道区的半导体器件。一种半导体器件包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；多条纳米线，所述多条纳米线设于所述多个凸出部上并且彼此分开；多个栅电极，所述多个栅电极设于所述衬底上并且围绕所述多条纳米线；多个源/漏区，所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部，所述多个源/漏区与所述多条纳米线接触；以及多个第一空隙，所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。
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公开(公告)号：CN109904156A
公开(公告)日：2019-06-18
申请号：CN201811444764.4
申请日：2018-11-29
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/423
Abstract: 本申请提供了一种半导体器件。所述半导体器件可以包括：位于衬底上的第一沟道图案和第二沟道图案、分别与所述第一沟道图案和所述第二沟道图案接触的第一源极/漏极图案和第二源极/漏极图案、以及分别与所述第一沟道图案和所述第二沟道图案交叠的第一栅极电极和第二栅极电极。所述第一栅极电极可以包括位于所述第一沟道图案的所述第一半导体图案与所述第二半导体图案之间的第一段。所述第一段可以包括朝向所述第一源极/漏极图案突出的第一凸出部分。所述第二栅极电极可以包括位于所述第二沟道图案的所述第三半导体图案与所述第四半导体图案之间的第二段。所述第二段可以包括朝向所述第二段的中心凹陷的凹入部分。
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公开(公告)号：CN108573925A
公开(公告)日：2018-09-25
申请号：CN201810192341.1
申请日：2018-03-08
Applicant: 三星电子株式会社
IPC: H01L21/8238 , H01L27/092 , H01L21/336 , H01L29/78
Abstract: 提供了一种制造半导体器件的方法。形成包括一个或多个牺牲层和堆叠在衬底上的一个或多个半导体层的堆叠结构。在所述堆叠结构上形成包括虚设栅极和虚设间隔件的虚设栅极结构。使用虚设栅极结构蚀刻堆叠结构以形成第一凹部。蚀刻一个或多个牺牲层。去除虚设间隔件。间隔件膜形成在所述虚设栅极、所述一个或多个半导体层和所述一个或多个牺牲层上。使用虚设栅极和间隔件膜来蚀刻半导体层和间隔件膜以形成第二凹部。形成形成在虚设栅极上的外部间隔件和形成在一个或多个牺牲层上的内部间隔件。在所述第二凹部中形成源极/漏极区。
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公开(公告)号：CN108269849A
公开(公告)日：2018-07-10
申请号：CN201710780704.9
申请日：2017-09-01
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/10 , H01L21/336
CPC classification number: H01L29/78618 , H01L21/02532 , H01L21/02603 , H01L29/0673 , H01L29/42392 , H01L29/66545 , H01L29/66742 , H01L29/78696 , H01L29/7855 , H01L29/1033 , H01L29/66795
Abstract: 本发明提供了具有沟道区的半导体器件。一种半导体器件包括：衬底；多个凸出部，所述多个凸出部在所述衬底上彼此平行地延伸；多条纳米线，所述多条纳米线设于所述多个凸出部上并且彼此分开；多个栅电极，所述多个栅电极设于所述衬底上并且围绕所述多条纳米线；多个源/漏区，所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部，所述多个源/漏区与所述多条纳米线接触；以及多个第一空隙，所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。
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公开(公告)号：CN116113234A
公开(公告)日：2023-05-12
申请号：CN202211142787.6
申请日：2022-09-20
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体存储器件，包括：单元区和外围区；单元区中的基底绝缘层，包括相对的第一前表面和第一后表面；外围区中的第一半导体衬底，包括相对的第二前表面和第二后表面；第一前表面上的有源图案；第一导线，在有源图案的侧面上沿第一方向延伸；有源图案上的电容器结构；第二前表面上的第一电路元件；以及第二导线，在第一后表面和第二后表面上沿与第一方向交叉的第二方向延伸。有源图案在与第一方向和第二方向交叉的竖直方向上延伸，以将第二导线电连接到电容器结构。
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Patent Agency Ranking
公开(公告)号：CN112071895A
公开(公告)日：2020-12-11
申请号：CN202010511924.3
申请日：2020-06-08
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L29/04 , H01L29/423 , H01L29/78
Abstract: 提供了一种半导体装置，所述半导体装置包括：有源区，其位于衬底上，并且包括在第一方向上延伸的第一侧壁和第二侧壁；以及外延图案，其位于有源区上，其中，外延图案包括分别从第一侧壁和第二侧壁延伸的第一外延侧壁和第二外延侧壁，第一外延侧壁包括第一外延下侧壁、第一外延上侧壁以及连接第一外延下侧壁和第一外延上侧壁的第一外延连接侧壁，第二外延侧壁包括第二外延下侧壁、第二外延上侧壁以及连接第二外延下侧壁和第二外延上侧壁的第二外延连接侧壁，第一外延上侧壁与第二外延上侧壁之间的距离随着远离有源区而减小，并且第一外延下侧壁和第二外延下侧壁与衬底的顶表面平行地延伸。
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公开(公告)号：CN100461422C
公开(公告)日：2009-02-11
申请号：CN03147168.4
申请日：2003-07-08
Applicant: 三星电子株式会社
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/10852 , H01L21/76895 , H01L27/0207 , H01L28/60
Abstract: DRAM单元包括在集成电路衬底中的公共源区，以及在集成电路衬底中的第一和第二源区，它们中的各自的一个从公共漏区沿着各自的第一和第二相反的方向横向偏移。第一和第二存储节点位于集成电路衬底上，它们中的各自的一个电连接到第一和第二源区中的一个。第一和第二存储节点从各自的第一和第二源区沿着第一方向横向偏移。
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公开(公告)号：CN110660802B
公开(公告)日：2024-03-01
申请号：CN201910525869.0
申请日：2019-06-18
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/10
Abstract: 提供了一种半导体器件，所述半导体器件可以包括：第一沟道，位于基底的第一区域上，并且在与基底的上表面基本垂直的竖直方向上彼此间隔开；第二沟道，位于基底的第二区域上，并且在竖直方向上彼此间隔开；第一栅极结构，位于基底的第一区域上，并且覆盖第一沟道中的每个的表面的至少一部分；以及第二栅极结构，位于基底的第二区域上，并且覆盖第二沟道中的每个的表面的至少一部分。第二沟道可以设置在与第一沟道中对应的第一沟道的高度基本相同的高度处，第二沟道中的最下面的第二沟道的高度可以比第一沟道中的最下面的第一沟道的高度高。
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公开(公告)号：CN107482047B
公开(公告)日：2022-04-12
申请号：CN201710390940.X
申请日：2017-05-27
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L29/10 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本发明提供了一种半导体装置，其包括：衬底上的绝缘层；第一沟道图案，其位于绝缘层上，并且接触绝缘层；第二沟道图案，其位于第一沟道图案上并且彼此水平地间隔开；栅极图案，其位于绝缘层上，并且包围第二沟道图案；以及各个第二沟道图案之间的源极/漏极图案。
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公开(公告)号：CN110660802A
公开(公告)日：2020-01-07
申请号：CN201910525869.0
申请日：2019-06-18
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/10
Abstract: 提供了一种半导体器件，所述半导体器件可以包括：第一沟道，位于基底的第一区域上，并且在与基底的上表面基本垂直的竖直方向上彼此间隔开；第二沟道，位于基底的第二区域上，并且在竖直方向上彼此间隔开；第一栅极结构，位于基底的第一区域上，并且覆盖第一沟道中的每个的表面的至少一部分；以及第二栅极结构，位于基底的第二区域上，并且覆盖第二沟道中的每个的表面的至少一部分。第二沟道可以设置在与第一沟道中对应的第一沟道的高度基本相同的高度处，第二沟道中的最下面的第二沟道的高度可以比第一沟道中的最下面的第一沟道的高度高。
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