公开(公告)号：CN117792405A

公开(公告)日：2024-03-29

申请号：CN202310885261.5

申请日：2023-07-18

Applicant: 三星电子株式会社

Inventor： 梁大烈 ,  全甫晥 ,  孙弘乐 ,  柳根荣 ,  黄映竣

IPC: H03M13/11 ,  H04L1/00

Abstract: 提供一种G‑LDPC解码器和G‑LDPC解码方法。所述G‑LDPC解码器包括广义校验节点解码器和LDPC解码器电路，所述广义校验节点解码器被配置为，在多次迭代中的每一次迭代中：将连接的变量节点分组为多个组，所述连接的变量节点连接到广义校验节点当中的第m广义校验节点；基于由所述第m广义校验节点从所述连接的变量节点接收的第一消息，在一个或更多个组中的每一个组中生成测试图；以及基于所述测试图，确定要从所述第m广义校验节点提供给所述连接的变量节点的第二消息的值；所述LDPC解码器电路被配置为：在所述迭代中的每一次迭代中，基于由所述多个变量节点当中的第n变量节点从连接到所述第n变量节点的广义校验节点接收的所述第二消息，更新所述第n变量节点的值。

公开(公告)号：CN117811591A

公开(公告)日：2024-04-02

申请号：CN202311101166.8

申请日：2023-08-29

Applicant: 三星电子株式会社

Inventor： 全甫晥 ,  梁大烈 ,  孙弘乐 ,  柳根荣 ,  黄映竣

IPC: H03M13/11 ,  G11C29/42

Abstract: 一种解码器、解码方法和存储器控制器，其涉及：接收码字；估计接收的所述码字中包括的错误数量；以及使用第一奇偶校验矩阵和第二奇偶校验矩阵中的至少一者，基于估计的所述错误数量对所述码字进行解码，其中，所述第一奇偶校验矩阵对应于第一低密度奇偶校验(LDPC)码，并且所述第二奇偶校验矩阵对应于第二LDPC码，并且其中，所述第一奇偶校验矩阵基于第一码类型，并且所述第二奇偶校验矩阵基于与所述第一码类型不同的第二码类型。

公开(公告)号：CN119783810A

公开(公告)日：2025-04-08

申请号：CN202411350668.9

申请日：2024-09-26

Applicant: 三星电子株式会社 ,  纳宝株式会社

Inventor： 安秉民 ,  孙弘乐 ,  申东旻 ,  梁大烈 ,  尹钟轮 ,  张宰薰 ,  权世重 ,  金炳旭 ,  朴培盛 ,  李桐洙

IPC: G06N5/04 ,  G06N20/00

Abstract: 公开了一种加速器设备，包括接口电路，与外部设备通信，存储器，存储通过接口电路接收的第一数据，极化编码器，对从存储器提供的第一数据执行极化编码并输出极化编码的结果作为第二数据、以及加速器核心，加载第二数据。第一数据是压缩的权重数据，第二数据是解压缩的权重数据，加速器核心被配置为基于第二数据执行基于机器学习的推理，并且第一数据的长度是可变的。

公开(公告)号：CN117856800A

公开(公告)日：2024-04-09

申请号：CN202311222753.2

申请日：2023-09-20

Applicant: 三星电子株式会社

Inventor： 梁大烈 ,  全甫晥 ,  孙弘乐 ,  柳根荣 ,  黄映竣

IPC: H03M13/11

Abstract: 提供广义LDPC编码器、广义LDPC编码方法和存储装置。G‑LDPC编码器包括：多个广义约束(GC)编码器，基于具有准循环(QC)结构的GC码并行执行多个GC编码操作，GC码包括信息变量节点、内部奇偶校验变量节点和执行多个条件校验的超级校验节点，每个GC编码器包括执行GC编码操作的多个第一逻辑电路；以及LDPC编码器，基于具有QC结构的LDPC码执行LDPC编码操作，LDPC编码器包括执行单奇偶校验的多个单校验节点，每个GC编码器通过仅启用所述多个第一逻辑电路的一部分来确定内部奇偶校验位的一部分的奇偶校验位，LDPC编码器通过组合奇偶校验位来获得内部奇偶校验位，通过执行LDPC编码操作来确定外部奇偶校验位，并且输出信息位、内部奇偶校验位和外部奇偶校验位作为码字。

公开(公告)号：CN119847812A

公开(公告)日：2025-04-18

申请号：CN202410566346.1

申请日：2024-05-09

Applicant: 三星电子株式会社

Inventor： 梁大烈 ,  申东旻 ,  全甫皖 ,  黄映竣

IPC: G06F11/10 ,  G11C29/42

Abstract: 提供了存储装置和操作存储装置的方法。存储装置包括：非易失性存储器装置；以及控制器，其被配置为：从非易失性存储器装置接收第一数据；对第一数据执行第一错误校正解码，以获得第二数据；基于关于第一错误校正解码的信息来控制第二错误校正解码的错误校正能力和错误检测能力；以及，基于错误校正能力和错误检测能力对第二数据执行第二错误校正解码，以获得第三数据。

公开(公告)号：CN118779145A

公开(公告)日：2024-10-15

申请号：CN202311655814.4

申请日：2023-12-05

Applicant: 三星电子株式会社

Inventor： 全基俊 ,  朴暻彬 ,  孙弘乐 ,  梁大烈 ,  柳根荣 ,  全甫晥 ,  黄映竣

IPC: G06F11/10 ,  G11C29/42

Abstract: 一种半导体器件可以包括：纠错码(ECC)编码器，所述ECC编码器基于奇偶校验矩阵对码字进行编码，并且生成包括信息位和奇偶位的编码码字。所述奇偶校验矩阵被划分成与所述信息位相对应的信息部分和与所述奇偶位相对应的奇偶部分。所述奇偶部分包括：分块矩阵T，所述分块矩阵T包括按双对角结构排列的多个第一子矩阵；分块矩阵B，所述分块矩阵B包括第一子矩阵和第1‑a子矩阵；分块矩阵D，所述分块矩阵D由所述第一子矩阵组成；以及分块矩阵E，所述分块矩阵E包括所述第一子矩阵和掩蔽的第1‑(a+1)子矩阵。所述第一子矩阵处于所述分块矩阵B中的位置先于所述掩蔽的第1‑(a+1)子矩阵处于所述分块矩阵E中的位置。