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公开(公告)号：CN109427806A
公开(公告)日：2019-03-05
申请号：CN201810653341.7
申请日：2018-06-22
Applicant: 三星电子株式会社
IPC: H01L27/11551 , H01L27/11524 , H01L27/1157 , H01L27/11578
Abstract: 提供了一种半导体装置。所述半导体装置包括位于基底上的多个块。沟槽设置在多个块之间。导电图案形成在沟槽内部。沟槽中的最外面的沟槽的下端形成在比与最外面的沟槽相邻的沟槽的下端的水平高的水平处。多个块中的每个包括交替且重复地堆叠的绝缘层和栅电极。柱沿与基底的上表面正交的方向穿过绝缘层和栅电极。
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公开(公告)号：CN108735760A
公开(公告)日：2018-11-02
申请号：CN201810373132.7
申请日：2018-04-24
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/11573 , H01L27/1157
Abstract: 本文公开了一种三维半导体存储器装置，该三维半导体存储器装置包括：衬底上的堆叠结构，所述堆叠结构包括在衬底的第一区上竖直地堆叠在彼此的顶部上的电极；竖直结构，其穿过堆叠结构，并且包括第一半导体图案；数据存储层，其位于第一半导体图案与电极中的至少一个之间；晶体管，其位于衬底的第二区上；以及第一接触件，其耦接至晶体管。第一接触件包括第一部分和第一部分上的第二部分。第一部分和第二部分中的每一个的直径随着与衬底相距的竖直距离增大而增大。第一部分的上部的直径大于第二部分的下部的直径。
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公开(公告)号：CN118159028A
公开(公告)日：2024-06-07
申请号：CN202311529062.7
申请日：2023-11-16
Applicant: 三星电子株式会社
Abstract: 一种半导体器件，包括：衬底，包括芯片区域和划道区域，划道区域包括第一键图案区域；封盖绝缘层，设置在划道区域上；阻挡金属层，覆盖封盖绝缘层以及通孔的内壁，所述通孔穿透封盖绝缘层；衬底层，设置在阻挡金属层上并且填充通孔；绝缘板和上基底层，设置在衬底层上；图案绝缘层，在第一键图案区域中设置在封盖绝缘层上；堆叠结构，设置在上基底层和图案绝缘层上；以及第一图案结构，在竖直方向上与图案绝缘层重叠并且穿透堆叠结构和图案绝缘层，其中，图案绝缘层在第一键图案区域中延伸穿过阻挡金属层。
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公开(公告)号：CN116209275A
公开(公告)日：2023-06-02
申请号：CN202211535228.1
申请日：2022-11-30
Applicant: 三星电子株式会社
IPC: H10B43/35
Abstract: 一种半导体器件，包括：堆叠结构，包括栅极堆叠区和虚设堆叠区；竖直存储器结构，穿透栅极堆叠区；以及第一竖直虚设结构，穿透虚设堆叠区的一部分，其中，栅极堆叠区包括彼此交替且重复地堆叠的层间绝缘层和栅极层，虚设堆叠区包括彼此交替且重复地堆叠的虚设绝缘层和虚设水平层，虚设水平层中的至少一个和栅极层中的至少一个包括彼此不同的材料，竖直存储器结构的上表面位于比第一竖直虚设结构的上表面高的高度处，并且位于比第一竖直虚设结构高的高度处的最下虚设上水平层与第一竖直虚设结构重叠。
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Patent Agency Ranking
公开(公告)号：CN109285842A
公开(公告)日：2019-01-29
申请号：CN201810794960.8
申请日：2018-07-19
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/11573 , H01L27/11578 , H01L23/528
CPC classification number: H01L27/11582 , H01L23/528 , H01L27/11565 , H01L27/11568 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L29/1037 , H01L29/4234 , H01L29/7889 , H01L23/5283 , H01L27/11578
Abstract: 一种垂直存储器件包括：衬底，其具有单元阵列区域和与单元阵列区域相邻的连接区域；多个栅电极层，所述多个栅电极层堆叠在衬底的单元阵列区域和连接区域上，并在连接区域中形成台阶结构；第一金属线，其划分所述多个栅电极层并连接到衬底的单元阵列区域和连接区域；以及第二金属线，其划分所述多个栅电极层的一部分并连接到衬底的连接区域。基于衬底的上表面，第二金属线的下端部分的深度可以大于单元阵列区域中的第一金属线的下端部分的深度。
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公开(公告)号：CN118251007A
公开(公告)日：2024-06-25
申请号：CN202410340181.6
申请日：2018-06-22
Applicant: 三星电子株式会社
Abstract: 提供包括堆叠结构和沟槽的半导体装置，其包括：硅基底；多个块，包括主块和虚设块；多个沟槽，包括主沟槽和虚设沟槽；第一导电图案，在主沟槽内；第二导电图案，在虚设沟槽内；第一间隔件绝缘层，接触第一导电图案；以及第二间隔件绝缘层，接触第二导电图案。块包括：层间绝缘层和栅电极的堆叠体；和穿透堆叠体的柱。栅电极包括：最下栅电极、第一栅电极和第二栅电极。层间绝缘层包括：最下层间绝缘层；第一层间绝缘层，在最下栅电极与第一栅电极之间；以及第二层间绝缘层，在第一栅电极与第二栅电极之间。第二导电图案的最下端在比第一导电图案的最下端更高的水平处。第二导电图案的最下端与硅基底间隔开。第一导电图案的最下端接触硅基底。
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公开(公告)号：CN109427806B
公开(公告)日：2024-04-16
申请号：CN201810653341.7
申请日：2018-06-22
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置。所述半导体装置包括位于基底上的多个块。沟槽设置在多个块之间。导电图案形成在沟槽内部。沟槽中的最外面的沟槽的下端形成在比与最外面的沟槽相邻的沟槽的下端的水平高的水平处。多个块中的每个包括交替且重复地堆叠的绝缘层和栅电极。柱沿与基底的上表面正交的方向穿过绝缘层和栅电极。
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公开(公告)号：CN108735760B
公开(公告)日：2023-10-13
申请号：CN201810373132.7
申请日：2018-04-24
Applicant: 三星电子株式会社
Abstract: 本文公开了一种三维半导体存储器装置，该三维半导体存储器装置包括：衬底上的堆叠结构，所述堆叠结构包括在衬底的第一区上竖直地堆叠在彼此的顶部上的电极；竖直结构，其穿过堆叠结构，并且包括第一半导体图案；数据存储层，其位于第一半导体图案与电极中的至少一个之间；晶体管，其位于衬底的第二区上；以及第一接触件，其耦接至晶体管。第一接触件包括第一部分和第一部分上的第二部分。第一部分和第二部分中的每一个的直径随着与衬底相距的竖直距离增大而增大。第一部分的上部的直径大于第二部分的下部的直径。
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公开(公告)号：CN109285842B
公开(公告)日：2023-02-07
申请号：CN201810794960.8
申请日：2018-07-19
Applicant: 三星电子株式会社
IPC: H10B43/30 , H10B43/40 , H10B43/20 , H01L23/528
Abstract: 一种垂直存储器件包括：衬底，其具有单元阵列区域和与单元阵列区域相邻的连接区域；多个栅电极层，所述多个栅电极层堆叠在衬底的单元阵列区域和连接区域上，并在连接区域中形成台阶结构；第一金属线，其划分所述多个栅电极层并连接到衬底的单元阵列区域和连接区域；以及第二金属线，其划分所述多个栅电极层的一部分并连接到衬底的连接区域。基于衬底的上表面，第二金属线的下端部分的深度可以大于单元阵列区域中的第一金属线的下端部分的深度。
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