非易失性存储器及其操作方法以及计算装置

    公开(公告)号:CN103854699B

    公开(公告)日:2019-02-22

    申请号:CN201310606617.3

    申请日:2013-11-25

    Abstract: 公开了一种非易失性存储器及其操作方法以及计算装置。所述非易失性存储器包括多个存储体、逻辑控制器和多个读写(RW)电路。每一个存储体包括多个存储器单元。逻辑控制器包括分别对应于所述多个存储体的多个存储单元,且被构造为基于存储在各个存储单元中的模式信息来将写使能信号和读使能信号输出给各个存储体。RW电路分别与存储体连接,且被构造为响应于各个存储体的写使能信号和读使能信号来独立地启用或禁用个存储体的写操作和读操作。在模式信息被存储在各个存储单元之后的初始状态中,无论在相应的存储单元中存储的模式信息如何,逻辑控制器都激活各个存储体的写使能信号和读使能信号。

    具有调整输入电阻的偏置电压节点的电流读出放大器电路

    公开(公告)号:CN1684196A

    公开(公告)日:2005-10-19

    申请号:CN200510065626.1

    申请日:2005-03-03

    Inventor: 李相普

    CPC classification number: G11C11/4091 G11C7/04

    Abstract: 公开了一种电流读出放大器,包括:第一和第二P型MOS晶体管,它们具有分别连接到第一和第二读出输入的源极节点以及彼此交叉耦合的栅极和漏极节点。还包括第一和第二N型MOS晶体管,它们具有分别连接到第一和第二读出输出的漏极节点,所述第一和第二读出输出分别对应着第一和第二P型MOS晶体管的漏极节点,第一和第二N型MOS晶体管具有连接到电源电压的各自的栅极节点。还包括第三和第四N型MOS晶体管,它们具有分别连接到第一和第二读出输出的漏极节点以及连接到偏置电压节点的栅极节点,从而在第一和第二读出输出和公共参考节点之间建立各自的电流通路。

    非易失性存储器及其操作方法以及计算装置

    公开(公告)号:CN103854699A

    公开(公告)日:2014-06-11

    申请号:CN201310606617.3

    申请日:2013-11-25

    Abstract: 公开了一种非易失性存储器及其操作方法以及计算装置。所述非易失性存储器包括多个存储体、逻辑控制器和多个读写(RW)电路。每一个存储体包括多个存储器单元。逻辑控制器包括分别对应于所述多个存储体的多个存储单元,且被构造为基于存储在各个存储单元中的模式信息来将写使能信号和读使能信号输出给各个存储体。RW电路分别与存储体连接,且被构造为响应于各个存储体的写使能信号和读使能信号来独立地启用或禁用个存储体的写操作和读操作。在模式信息被存储在各个存储单元之后的初始状态中,无论在相应的存储单元中存储的模式信息如何,逻辑控制器都激活各个存储体的写使能信号和读使能信号。

    延迟控制电路及延迟控制方法

    公开(公告)号:CN100568385C

    公开(公告)日:2009-12-09

    申请号:CN200410049392.7

    申请日:2004-06-09

    Inventor: 李相普 宋镐永

    Abstract: 一种包括存储单元阵列和输出缓冲器的存储器件,该缓冲器从存储单元阵列接收已编址的数据,并根据延迟信号输出数据。延迟电路基于CAS延迟信息,有选择地使至少一个传送信号与至少一个采样信号相关联,以在相关联的采样与传送信号之间产生需要的定时关系。延迟电路依照至少一个采样信号存储所读信息,并基于与存储所读信息时所用的采样信号相关联的传送信号,产生延迟信号。

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