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公开(公告)号：CN117111832A
公开(公告)日：2023-11-24
申请号：CN202310363803.2
申请日：2023-04-06
Applicant: 三星电子株式会社
IPC: G06F3/06 , H04L67/1097
Abstract: 提供了用于管理分布式存储装置的计算系统及操作其的方法。所述计算系统包括多个存储装置、存储器装置、主机装置和交换机。所述方法包括：由存储器装置从主机装置接收与目标用户数据对应的第一请求；由存储器装置基于第一请求根据与所述多个存储装置对应的遥测信息和存储器装置的缓冲存储器中的映射数据生成第一输入/输出(I/O)流信息，其中，第一I/O流信息指示所述多个存储装置中的第一存储装置与主机装置之间的数据路径；由存储器装置通过交换机将第一重定向请求提供给主机装置或第一存储装置，第一重定向请求包括第一请求和第一I/O流信息；以及根据第一重定向请求中的第一I/O流信息来处理所述目标用户数据。
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公开(公告)号：CN110097898B
公开(公告)日：2022-10-18
申请号：CN201910049654.6
申请日：2019-01-18
Applicant: 三星电子株式会社
IPC: G11B27/034 , G11B27/10
Abstract: 本公开提供一种页面大小感知调度的方法和一种已在其上记录用于执行页面大小感知调度方法的计算机程序的非暂时性计算机可读存储介质。方法包含：确定媒体页面的大小；确定媒体页面是打开还是关闭的；如果确定媒体页面是打开的，那么由存储器控制器进行推测性读取操作；以及如果确定媒体页面是关闭的，那么由存储器控制器进行常规读取操作。
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公开(公告)号：CN119380791A
公开(公告)日：2025-01-28
申请号：CN202410926917.8
申请日：2024-07-11
Applicant: 三星电子株式会社
IPC: G11C29/42
Abstract: 公开了存储器模块和存储器模块的控制器的操作方法。示例基于CXL（计算快速链接）的存储器模块包括存储器装置和控制器。所述存储器装置包括多个易失性存储器单元，并且存储数据或读取存储的数据。控制器通过CXL接口与主机装置通信并且控制存储器装置。控制器包括：纠错码（ECC）电路，通过将基于里德‑所罗门编码生成的奇偶校验向量添加到从主机装置接收的数据来生成第一码字；错误注入电路，生成错误码元并且通过将错误码元注入到第一码字的至少一部分中来生成第二码字；以及存储器装置接口，控制存储器装置，使得被注入错误码元的第二码字被存储在存储器装置中。控制器确定被注入到第二码字中的错误码元的数量。
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公开(公告)号：CN117032553A
公开(公告)日：2023-11-10
申请号：CN202310117537.5
申请日：2023-02-02
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 提供了包括存储器装置和存储装置的计算系统及其操作方法。所述计算系统包括：主机、存储器和存储装置。存储器包括易失性存储器和存储器控制器。存储装置通过第一接口与主机连接，并且包括非易失性存储器和存储控制器，存储装置通过第一端口与主机通信，通过第二端口与存储器通信，并管理存储器。存储器通过与第一接口物理地分离的第二接口与存储装置连接。在初始化操作中，存储控制器通过第二接口将存储在非易失性存储器中的映射数据发送给存储器。在初始化操作中，存储器控制器将映射数据存储在易失性存储器中。
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公开(公告)号：CN117032554A
公开(公告)日：2023-11-10
申请号：CN202310354868.0
申请日：2023-04-04
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 提供了存储装置、计算装置以及计算装置的操作方法。计算装置包括存储装置和存储器。存储装置包括非易失性存储器和内部缓冲存储器，以及控制非易失性存储器和内部缓冲存储器并与总线通信的存储控制器。存储器包括缓冲存储器和控制缓冲存储器并与总线通信的存储器控制器。非易失性存储器存储用户数据和映射数据。在初始化操作中，存储控制器通过总线将所述映射数据发送给存储器，并且存储器控制器将通过总线从存储装置传送的映射数据存储在缓冲存储器中。在初始化操作之后，存储器控制器通过总线将所述映射数据的部分映射数据发送给存储装置，并且存储控制器将通过总线从存储器传送的所述部分映射数据存储在内部缓冲存储器中。
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Patent Agency Ranking
公开(公告)号：CN114428587A
公开(公告)日：2022-05-03
申请号：CN202111239813.2
申请日：2021-10-25
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 提供了存储器扩展器、异构计算装置和异构计算装置的操作方法。所述存储器扩展器包括：存储器装置，存储多个任务数据。控制器控制存储器装置。控制器通过计算快速链路(CXL)接口从外部的中央处理器(CPU)接收元数据和管理请求，并且响应于管理请求而在管理模式下进行操作。在管理模式下，控制器通过CXL接口从加速器接收读取请求和第一地址，并且响应于读取请求而基于元数据将所述多个任务数据中的一个发送到加速器。
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公开(公告)号：CN1068474C
公开(公告)日：2001-07-11
申请号：CN97102996.2
申请日：1997-02-08
Applicant: 三星电子株式会社
Inventor： 李栽坤
CPC classification number: H03L7/089 , H03L7/0992
Abstract: 本发明涉及数字相位校正装置，包括：一相位比较器，一环路滤波器和一数字受控振荡器。该数字控制振荡器包括：一相位时钟信号发生器，一多路转换器，一上/下计数器，和分频器。由于该锁相时钟信号能被改变为该主时钟信号的半个周期单位，因此可以通过两个系数改进PLL的精度等级和颤动特性。即，它就可能产生具有该主时钟信号的两倍频率的所希望的锁相时钟信号。
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公开(公告)号：CN1228654A
公开(公告)日：1999-09-15
申请号：CN98126090.X
申请日：1998-12-31
Applicant: 三星电子株式会社
Inventor： 李栽坤
IPC: H04L27/01
CPC classification number: H04L25/0218 , H04L25/03292
Abstract: 描述了可变状态数维特比均衡器。信道脉冲响应估计器比较系统训练序列和从接收数据检测到的训练序列,以均衡接收数据并估计信道脉冲相应。状态数判决电路确定一个阈值电平,用高于所述阈值电平的信道脉冲响应重新形成一个信道脉冲响应,并根据这样的信道信道脉冲相应的标号L产生状态数2(L-1)。提供了有不同状态数的维特比均衡部件,并根据状态数2(L-1)选择维特比均衡部件之一,以根据重新形成的信道脉冲响应对接收数据执行维特比算法。
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公开(公告)号：CN117009279A
公开(公告)日：2023-11-07
申请号：CN202310309835.4
申请日：2023-03-27
Applicant: 三星电子株式会社
Abstract: 提供存储器装置的操作方法、计算系统及其操作方法。所述存储器装置通过接口电路与第一存储装置和第二存储装置通信。所述方法包括：从主机装置接收包括命令和第一逻辑块地址的第一请求；基于第一逻辑块地址，参考专用于第一存储装置的第一映射数据来获得第一物理块地址；以及通过接口电路将包括第一物理块地址和所述命令的第二请求发送到第一存储装置。
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公开(公告)号：CN116994623A
公开(公告)日：2023-11-03
申请号：CN202310443689.4
申请日：2023-04-23
Applicant: 三星电子株式会社
Abstract: 提供了存储装置、存储器装置以及计算系统。所述存储装置包括：非易失性存储器装置，存储用户数据；以及存储控制器，在主机装置的控制下控制非易失性存储器装置。存储控制器包括：存储接口电路，通过计算快速链路(CXL)接口与主机装置通信；NAND接口电路，与非易失性存储器装置通信；以及处理器，通过存储接口电路从外部存储器装置加载映射数据，并且基于映射数据，通过NAND接口电路来控制非易失性存储器装置。
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