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公开(公告)号：CN116096082A
公开(公告)日：2023-05-09
申请号：CN202211348797.5
申请日：2022-10-31
Applicant: 三星电子株式会社
Abstract: 一种半导体器件包括：基板；导电线，在基板上在第一水平方向上延伸；隔离绝缘层，在基板和导电线上在与第一水平方向交叉的第二水平方向上延伸，并限定从隔离绝缘层的上表面延伸穿过隔离绝缘层到隔离绝缘层的下表面的沟道沟槽；结晶氧化物半导体层，沿着沟道沟槽的内侧表面的至少一部分和沟道沟槽的底表面的至少一部分延伸并电连接到导电线；以及栅电极，在沟道沟槽内在结晶氧化物半导体层上在第二水平方向上延伸。
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公开(公告)号：CN115223949A
公开(公告)日：2022-10-21
申请号：CN202210364300.2
申请日：2022-04-07
Applicant: 三星电子株式会社
IPC: H01L21/8242 , H01L25/18 , H01L27/108 , H01L21/60
Abstract: 提供了一种用于制造半导体器件的方法。用于制造半导体器件的方法包括：提供包括缓冲层和基体基板的第一基板；在所述缓冲层上形成包括多个单元层叠件的堆叠模制结构，每个所述单元层叠件包括在垂直方向上顺序地堆叠的第一牺牲层、第一硅层、第二牺牲层和第二硅层；以及通过替换工艺将所述堆叠模制结构替换为堆叠存储结构，其中，所述堆叠存储结构包括替换了所述第一牺牲层和所述第二牺牲层的金属图案以及替换了所述第二硅层的绝缘图案，所述缓冲层包括硅锗，并且所述缓冲层的锗浓度根据所述第一牺牲层的锗浓度和所述第二牺牲层的锗浓度而改变。
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公开(公告)号：CN110610855A
公开(公告)日：2019-12-24
申请号：CN201910171174.7
申请日：2019-03-07
Applicant: 三星电子株式会社
IPC: H01L21/265 , H01L21/324 , H01L21/8242
Abstract: 提供了一种制造半导体装置的方法。所述方法可以包括在基底的核心-外围区域上形成栅极结构。基底还可以包括单元区域。所述方法还可以包括在栅极结构的侧壁上形成栅极间隔件；通过执行第一离子注入工艺在基底的核心-外围区域中形成与栅极间隔件相邻的第一杂质区域；去除栅极间隔件；通过执行第二离子注入工艺在基底的核心-外围区域中并且在栅极结构和第一杂质区域之间形成第二杂质区域；在栅极结构、第一杂质区域的上表面和第二杂质区域的上表面上形成应力膜；通过由于执行退火工艺使第一杂质区域和第二杂质区域结晶来形成再结晶区域。
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公开(公告)号：CN116096083A
公开(公告)日：2023-05-09
申请号：CN202211356759.4
申请日：2022-11-01
Applicant: 三星电子株式会社
IPC: H10B12/00 , H01L29/06 , H01L29/10 , H01L29/24 , H01L29/423
Abstract: 一种半导体器件包括设置在衬底上的沟道层和形成在沟道层上面或下面的栅极结构。沟道层包括单层氧化物半导体材料，沟道层包括铟(In)、镓(Ga)和氧(O)，沟道层包括第一区域、第二区域和第三区域，第三区域接触栅极结构，第二区域在第一区域和第三区域之间，第一区域比第二区域和第三区域更靠近衬底，第一区域和第三区域中的每个具有比In浓度高的Ga浓度，并且第二区域具有比Ga浓度高的In浓度。
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公开(公告)号：CN107946174A
公开(公告)日：2018-04-20
申请号：CN201710946191.4
申请日：2017-10-12
Applicant: 三星电子株式会社
IPC: H01L21/02 , H01L21/033
CPC classification number: H01L21/32139 , C23C16/0272 , C23C16/04 , C23C16/24 , H01L21/0332 , H01L21/0337 , H01L21/3086 , H01L21/31144 , H01L21/32055 , H01L27/10885 , H01L21/02406 , H01L21/02474 , H01L21/02496 , H01L21/02527 , H01L21/02664
Abstract: 公开形成硅层的方法、形成图案的方法和使用其制造半导体器件的方法。形成图案的方法包括在基底上形成蚀刻对象层；在所述蚀刻对象层上形成牺牲图案，所述牺牲图案包括含碳材料；将硅-硫化合物或者含硫气体提供到所述牺牲图案上以形成晶种层；将硅前体提供到所述晶种层上以形成含硅的掩模图案；和使用所述掩模图案将所述蚀刻对象层至少部分地蚀刻。
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Patent Agency Ranking
公开(公告)号：CN116193851A
公开(公告)日：2023-05-30
申请号：CN202211501900.5
申请日：2022-11-28
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体装置，所述半导体装置包括：多个半导体图案，在垂直于基底的上表面的第一方向上彼此间隔开地堆叠并且在平行于基底的上表面的第二方向上延伸；多个第一导电图案，在多个半导体图案上在垂直于第一方向和第二方向的第三方向上延伸；多个第二导电图案，在基底上在第一方向上延伸；多个电容器，分别电连接到多个半导体图案；以及至少一个外延层，设置为与多个半导体图案中的至少一个半导体图案的两个端表面中的至少一个端表面接触，并且包括杂质。
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公开(公告)号：CN115706169A
公开(公告)日：2023-02-17
申请号：CN202210397670.6
申请日：2022-04-15
Applicant: 三星电子株式会社
IPC: H01L29/786 , H01L29/24 , H01L21/34
Abstract: 公开了一种半导体装置，所述半导体装置包括：氧化物半导体层，在基底上并且包括第一部分和跨第一部分彼此间隔开的一对第二部分；栅电极，在氧化物半导体层的第一部分上；以及一对电极，在氧化物半导体层的对应的第二部分上。氧化物半导体层的第一部分的第一厚度小于氧化物半导体层的每个第二部分的第二厚度。氧化物半导体层的第一部分中的氧空位的数量小于氧化物半导体层的每个第二部分中的氧空位的数量。
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公开(公告)号：CN114678416A
公开(公告)日：2022-06-28
申请号：CN202210319629.7
申请日：2019-03-07
Applicant: 三星电子株式会社
IPC: H01L29/423 , H01L29/10 , H01L29/78 , H01L27/108
Abstract: 提供了一种半导体装置。所述半导体装置包括：基底，包括形成有单元区域的第一区域和形成有核心‑外围区域的第二区域；栅极堆叠件，位于基底的第二区域上，栅极堆叠件包括包含氧化物的第一栅极绝缘膜、位于第一栅极绝缘膜上的包括铪的第二栅极绝缘膜、位于第二栅极绝缘膜上的包括镧和氮化钛的第一电极、位于第一电极上的第二电极；栅极堆叠绝缘膜，接触栅极堆叠件的侧表面和顶表面；杂质区域，具有设置在基底的第二区域中位于栅极堆叠件的至少一侧上的堆垛层错；氮化硅膜，覆盖杂质区域的上表面，氮化硅膜与栅极堆叠绝缘膜接触；以及接触件，穿过氮化硅膜延伸至杂质区域。
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公开(公告)号：CN110610855B
公开(公告)日：2024-09-27
申请号：CN201910171174.7
申请日：2019-03-07
Applicant: 三星电子株式会社
IPC: H01L21/265 , H01L21/324 , H10B12/00
Abstract: 提供了一种制造半导体装置的方法。所述方法可以包括在基底的核心‑外围区域上形成栅极结构。基底还可以包括单元区域。所述方法还可以包括在栅极结构的侧壁上形成栅极间隔件；通过执行第一离子注入工艺在基底的核心‑外围区域中形成与栅极间隔件相邻的第一杂质区域；去除栅极间隔件；通过执行第二离子注入工艺在基底的核心‑外围区域中并且在栅极结构和第一杂质区域之间形成第二杂质区域；在栅极结构、第一杂质区域的上表面和第二杂质区域的上表面上形成应力膜；通过由于执行退火工艺使第一杂质区域和第二杂质区域结晶来形成再结晶区域。
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公开(公告)号：CN117596870A
公开(公告)日：2024-02-23
申请号：CN202310991195.X
申请日：2023-08-08
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件可以包括：衬底，所述衬底包括有源图案；导电填充图案，所述导电填充图案位于所述有源图案的上部的杂质区域上；第一间隔物和第二间隔物，所述第一间隔物和所述第二间隔物在水平方向上堆叠在所述导电填充图案的侧壁上；以及位线结构，所述位线结构位于所述导电填充图案上。所述杂质区域可以包括杂质。所述水平方向可以平行于所述衬底的上表面。所述第一间隔物可以包括包含所述杂质的绝缘材料。
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