公开(公告)号：CN115881524B

公开(公告)日：2024-10-29

申请号：CN202310147063.9

申请日：2023-02-22

Applicant: 广州粤芯半导体技术有限公司

Inventor： 周盼盼 ,  乔学军 ,  沈安星

IPC: H01L21/28 ,  H01L21/311 ,  H01L21/3213 ,  H10B41/30

Abstract: 本发明提供一种嵌入式快闪存储器及嵌入式快闪存储器栅极及制备方法，栅极制备方法包括：提供衬底，衬底内依次形成低压阱区、高压阱区及cell区，低压阱区、高压阱区和cell区之间均使用浅沟槽隔离结构隔开；于cell区及高压阱区的衬底上形成第一多晶硅层及ONO层，其中，第一多晶硅层露出cell区和高压阱区之间的浅沟槽隔离结构，ONO层覆盖第一多晶硅层还覆盖cell区和高压阱区之间的浅沟槽隔离结构；于低压阱区的衬底上及ONO层上形成第二多晶硅层；于低压阱区形成第一栅极；于cell区及高压阱区形成第二栅极。该方法实现了在制备栅极时，保证低压阱区第一栅极及高压阱区和cell区第二栅极均不被损伤的效果。

公开(公告)号：CN115831866B

公开(公告)日：2024-02-13

申请号：CN202310160705.9

申请日：2023-02-24

Applicant: 广州粤芯半导体技术有限公司

Inventor： 庄琼阳 ,  贺术 ,  夏超 ,  鄢江兵 ,  卢金德 ,  贾晓峰 ,  赵丽丹 ,  陈献龙

IPC: H01L21/768 ,  H01L21/311 ,  H01L21/033

Abstract: 本发明提供一种高深宽比接触孔的制作方法，包括：提供衬底，于衬底上形成金属层和层间介质层，层间介质层包括相对设置的第一厚度部与第二厚度部；于层间介质层上形成层叠的氮化硅掩膜层和氮化钛掩膜层，氮化硅掩膜层与第二厚度部的厚度比不大于氮化硅掩膜层与第二厚度部的刻蚀选择比，氮化钛掩膜层与第一厚度部的厚度比不小于氮化钛掩膜层与第一厚度部的刻蚀选择比；图形化掩膜叠层以形成开口；基于图形化的掩膜叠层刻蚀层间介质层以形成通孔。本发明中采用氮化硅掩膜层和氮化钛掩膜层作为阻挡层刻蚀层间介质层，根据刻蚀选择比能够完全消耗氮化硅掩膜层，避免氮化硅残留提高器件电性能；并且无需增加氮化硅研磨液和氮化硅回刻工艺，降低成本。

公开(公告)号：CN116322050A

公开(公告)日：2023-06-23

申请号：CN202310186008.0

申请日：2023-03-01

Applicant: 广州粤芯半导体技术有限公司

Inventor： 张有志 ,  沈安星

IPC: H10B41/30

Abstract: 本申请提供一种双晶体管或非型闪存存储结构，包括衬底、P型阱、第一N型阱、第二N型阱、第三N型阱、有源层、多晶硅栅极结构和位线结构，衬底具有深N阱；P型阱设置于深N阱上；第一N型阱、第二N型阱以及第三N型阱间隔设置于P型阱内，且与深N型阱间隔设置，第二N型阱位于第一N型阱与第三N型阱之间；有源层设置于P型阱、第一N型阱、第二N型阱以及第三N型阱上；多晶硅栅极结构和位线结构间隔设置于有源层上，有源层、第一N型阱、第二N型阱以及多晶硅栅极形成第一晶体管，有源层、第三N型阱、第二N型阱以及位线结构形成第二晶体管，以提高存储结构的性能。

公开(公告)号：CN116261331A

公开(公告)日：2023-06-13

申请号：CN202310178278.7

申请日：2023-02-28

Applicant: 广州粤芯半导体技术有限公司

Inventor： 沈安星 ,  张有志 ,  谢乐帅

IPC: H10B41/30 ,  H10B41/10 ,  H10B43/10 ,  H10B43/30

Abstract: 本申请提出了一种闪存器件及其制作方法、电子设备。该闪存器件包括半导体衬底和多个存储单元；在半导体衬底上形成有隔离区和存储阵列区；多个存储单元形成于存储阵列区，每个存储单元连接一条源线和一条位线；在相邻两个隔离区之间，同一行存储单元连接同一条源线以形成一个串；在各个串内，源线的正投影区域未设有阻挡层；每个串连接n条位线，其中n>32且n=k*16，k为大于或等于3的整数。基于此，本申请可以降低存储阵列区的阻值Rs，降低存储阵列区的电压压降以及对读操作阶段的Low VCC的影响，还可以减少隔离区占用的面积，有利于降低存储阵列区的面积。

公开(公告)号：CN115938926B

公开(公告)日：2023-06-02

申请号：CN202310047169.1

申请日：2023-01-31

Applicant: 广州粤芯半导体技术有限公司

Inventor： 钱浩 ,  王胤川 ,  刘琳

IPC: H01L21/283 ,  H01L21/3213 ,  H01L21/8238 ,  H01L27/092

Abstract: 本申请涉及一种半导体结构的制备方法及半导体结构。半导体结构的制备方法包括：提供基底；于所述基底的表面形成电极叠层，所述电极叠层包括层叠设置的第一保护层、电极层和第二保护层；采用刻蚀工艺于所述电极叠层内形成多个间隔排布的开口；采用高密度等离子体沉积工艺于所述开口内及所述电极叠层远离所述基底的表面形成层间介质层，其中，所述高密度等离子体沉积工艺中采用的淀积刻蚀比为3~3.5。第一保护层和第二保护层分别对电极层的上下表面进行保护，避免电极层受到损伤产生空洞；高密度等离子体沉积工艺中采用的淀积刻蚀比为3~3.5，以降低形成层间介质层的时间，减小应力，减少电极层空洞的产生。

公开(公告)号：CN115890475B

公开(公告)日：2023-06-02

申请号：CN202310108081.6

申请日：2023-02-14

Applicant: 广州粤芯半导体技术有限公司

Inventor： 闵源 ,  穆晓波

IPC: B24B37/04 ,  B24B37/005 ,  B24B49/16 ,  B24B57/02 ,  H01L21/306

Abstract: 本公开涉及一种压力校准方法、设备、装置及介质，用于校准研磨机台不同研磨区域的研磨压力，压力校准方法包括：获取不同研磨区域的初始压力值；根据初始压力值及与其对应研磨区域的研磨头尺寸的关联关系确定不同研磨区域的初始校准压力值；根据初始校准压力值及预设规则确定不同研磨区域的目标校准压力值；预设规则包括不同研磨区域的研磨头实时使用次数与初始校准压力值的关联关系，方法能够提高化学机械研磨工艺后晶圆不同研磨区域的厚度均一性，避免由于研磨头的来料尺寸差异以及研磨头随着使用次数增加被逐渐磨损、所导致的晶圆不同研磨区的厚度值差异性增大；并且减少研磨头拓机或更换频率，提高机台效率及产量，节省人工成本以及备件成本。

公开(公告)号：CN115863203B

公开(公告)日：2023-06-02

申请号：CN202310159889.7

申请日：2023-02-24

Applicant: 广州粤芯半导体技术有限公司

Inventor： 李贵琦 ,  陈卓华 ,  周卓弘

IPC: H01L21/66 ,  H01L23/544 ,  G03F7/20

Abstract: 本发明涉及测试图形的获取方法、系统、装置、计算机设备和存储介质。该测试图形的获取方法，首先分别获取多个不同测试图形在晶圆上的扫描图像，然后将每一扫描图像分别与目标版图进行叠对，并分别对应获取目标版图的边缘轮廓与各扫描图像的边缘轮廓之间的量测距离，再基于各量测距离，从多个测试图形中选出目标测试图形。由于量测距离从边缘轮廓这一特征维度体现了晶圆表面图形与目标版图之间的差异，如此实现了对晶圆表面图形直角度的量化。此外，目标测试图形转移到晶圆表面的图形直角度较高，因此，可以将目标测试图形作为目标版图修正补偿后的图形，用于晶圆光刻图形化，实现了对于目标版图的修正补偿，提高了晶圆表面图形的直角度。

公开(公告)号：CN116110890A

公开(公告)日：2023-05-12

申请号：CN202310158733.7

申请日：2023-02-24

Applicant: 广州粤芯半导体技术有限公司

Inventor： 李荷莉 ,  张拥华

IPC: H01L23/544 ,  H01L21/66

Abstract: 本申请提供一种半导体器件，埋层、外延层和绝缘部依次层叠设置于衬底上；第一导体测试部、第二导体测试部以及第三导体测试部均位于绝缘部的两侧，第一导体测试部位于外延层以及埋层中且延伸入衬底内，第一导体测试部与外延层以及埋层绝缘；第二导体测试部位于外延层中且延伸入埋层内，第二导体测试部与外延层绝缘；第三导体测试部延伸入外延层内，部分第三导体测试部与外延层绝缘，第三导体测试部和所述第二导体测试部位于埋层之上，第三导体测试部、第二导体测试部以及第一导体测试部间隔设置；衬底、外延层以及第一导体测试部与埋层、第二导体测试部以及第三导体测试部的掺杂类型不同，以达到快速检测注入离子的分布情况。

公开(公告)号：CN115793416B

公开(公告)日：2023-04-25

申请号：CN202310056078.4

申请日：2023-01-16

Applicant: 广州粤芯半导体技术有限公司

Inventor： 李冰 ,  翁晓雨

IPC: G03F7/20 ,  H01L21/66

Abstract: 本发明提供一种监测光刻工艺化学品杂质的方法，包括对化学品中的疏水性杂质进行监测的方法，具体为：提供裸晶圆；于裸晶圆的表面涂布一层涂层，涂层为六甲基二硅氮烷涂层，以使裸晶圆表面呈疏水状态；于涂层表面涂布所需监测的化学品；使用量测机台对在涂层上涂布有化学品的裸晶圆进行量测，以监测化学品中的疏水性杂质。裸晶圆表面吸附水分子，通过在裸晶圆表面涂布一层六甲基二硅氮烷涂层HMDS，HMDS取代了水与裸晶圆表面的氧化层之间粘接，形成易于吸附疏水性物质的涂层，从而在该涂层上涂布化学品后，可以有效的吸附化学品中的疏水性杂质，同时也不会在监测过程中引入其他半导体产品不需要的元素，防止二次污染的可能。

公开(公告)号：CN115910917A

公开(公告)日：2023-04-04

申请号：CN202310009875.7

申请日：2023-01-05

Applicant: 广州粤芯半导体技术有限公司

Inventor： 卢金德 ,  庄琼阳 ,  贾晓峰 ,  陈献龙

IPC: H01L21/768 ,  H01L21/285 ,  H01L23/522 ,  H01L23/532 ,  C23C16/06 ,  C23C16/52

Abstract: 本发明提供一种金属钨膜及其制备方法，其制备方法包括：提供半导体衬底；于半导体衬底上沉积钨成核层；于钨成核层上沉积钨体沉积层；钨成核层与钨体沉积层的总厚度小于预设厚度，重复进行沉积钨成核层及钨体沉积层至少一次形成多层结构，直至得到预设厚度的金属钨膜。本发明通过一种简单的多层膜层结构设计和WCVD制备方法结合的方式，在不需要改变现有工艺参数的基础上，解决制备大厚度的金属钨膜因应力、衬底弯曲形变较大，出现膜层破裂、剥离翘曲或剥落等问题；本发明以多层结构的方式，将金属钨膜分层沉积，通过细化晶粒、增加晶界面积，使得金属钨膜沉积过程中产生的应力、应变在钨膜中均匀化，实现低应力、低弯曲形变金属钨膜的制备。