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公开(公告)号：CN120015081A
公开(公告)日：2025-05-16
申请号：CN202311523607.3
申请日：2023-11-15
Applicant: 北京超弦存储器研究院
IPC: G11C11/401 , H10B80/00
Abstract: 一种半导体器件及其制造方法、数据处理方法和电子设备，所述半导体器件包括：处理器、与所述处理器直接连接的存储器；其中，所述存储器，用于向所述处理器提供数据；所述处理器内包括所述存储器的I/O和控制器，通过所述I/O和控制器从所述存储器内读取运行所需的数据。本申请实施例中在处理器中内置存储器的述I/O和控制器，并从所述存储器内读取运行所需的数据，不需要经过主板上总线架构连接，避免了主存储器与处理器之间的通信受到总线架构的限制，处理器可以无延迟地从主存储器获取数据，提高处理器的性能。
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公开(公告)号：CN119922905A
公开(公告)日：2025-05-02
申请号：CN202311436524.0
申请日：2023-10-31
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，所述半导体器件包括多个堆叠的晶体管，贯穿所述不同层的第一通孔和第二通孔，设置在所述第一通孔内沿着垂直衬底方向延伸且贯穿不同层的半导体层和背栅电极，所述半导体层包括多个间隔设置的第一半导体子层和位于相邻的第一半导体子层之间的第二半导体子层；字线，设置在所述第二通孔内且贯穿所述不同层沿着垂直衬底方向延伸，字线与所述第一半导体子层沿平行于所述衬底方向的距离小于字线与所述第二半导体子层沿平行于衬底方向的距离。本公开实施例提供的方案，通过为寄生晶体管设置栅电极，通过栅电极关断寄生晶体管，从而无需刻蚀去除寄生半导体层，可以避免影响晶体管，提高器件性能。
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公开(公告)号：CN119342808A
公开(公告)日：2025-01-21
申请号：CN202310896742.6
申请日：2023-07-20
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本公开涉及一种半导体结构、存储单元及其制备方法、存储器及电子设备，半导体结构包括有源柱、第一栅极和第二栅极；有源柱位于衬底内且沿垂直于衬底的方向延伸；有源柱的顶面具有沿其轴线方向向有源柱的底面延伸的第一容置孔；第一栅极填充第一容置孔；第二栅极位于有源柱的外侧壁。能够增强栅控能力，提升存储密度。
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公开(公告)号：CN118843320A
公开(公告)日：2024-10-25
申请号：CN202310446407.6
申请日：2023-04-24
Applicant: 北京超弦存储器研究院
Abstract: 本发明涉及一种铁电存储器及其制备方法、电子设备，铁电存储器包括多条字线、多个存储单元、栅极绝缘层、多条位线和多条参考信号线；多条字线沿着平行衬底的第一方向延伸且沿着平行衬底的第二方向间隔分布；每个存储单元包括环绕字线的侧壁的半导体层，共用同一字线的多个存储单元沿着第一方向间隔分布；栅极绝缘层位于每条字线和环绕字线的半导体层之间，栅极绝缘层的材料为铁电材料；多条位线沿着垂直衬底的第三方向延伸，分别与每个半导体层的位线接触区域一一对应连接；多条参考信号线沿着第三方向延伸，分别与每个半导体层的参考信号线接触区域一一对应连接。本发明可以实现高密度的存储器结构。
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公开(公告)号：CN118841051A
公开(公告)日：2024-10-25
申请号：CN202310457699.3
申请日：2023-04-24
Applicant: 北京超弦存储器研究院
IPC: G11C11/409 , H10B12/00 , G11C11/401
Abstract: 本申请实施例提供了一种半导体存储结构及其制备方法、存储器、电子设备。该半导体存储结构包括：衬底；存储节点连接层，设置在衬底一侧；读晶体管，设置在存储节点连接层远离衬底一侧，读晶体管包括第一栅极和第一有源层，第一有源层位于第一栅极远离衬底一侧并与第一栅极绝缘，第一有源层在衬底上的正投影与第一栅极在衬底上的正投影有交叠，第一栅极与存储节点连接层电连接；写晶体管，设置在存储节点连接层远离衬底一侧，写晶体管和读晶体管沿平行于衬底方向间隔布置，写晶体管包括第二有源层，第二有源层与第一有源层同层绝缘设置，第二有源层与存储节点连接层电连接。
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Patent Agency Ranking
公开(公告)号：CN118338675B
公开(公告)日：2024-09-06
申请号：CN202410751642.9
申请日：2024-06-12
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本发明涉及一种半导体结构及其制备方法、电子设备，半导体结构包括：基底；至少两层半导体层，于基底上间隔堆叠设置，且在基底上的正投影重叠，且半导体层包括至少一个沿第一方向延伸的半导体柱，半导体柱包括沟道部以及在第一方向上位于沟道部一侧的第一连接部；栅极结构，环绕沟道部设置，且相邻层栅极结构间隔设置；通孔结构，设置于半导体柱沿第一方向的一侧，连接第一连接部远离沟道部的一侧，且沿第二方向延伸至基底而连接至少两层半导体层的第一连接部，第二方向与第一方向相交；且，通孔结构包括位线结构以及源漏掺杂层，源漏掺杂层位于位线结构与第一连接部之间。本申请可以有提高三维存储器件中的各层存储单元的电学性能均一性。
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公开(公告)号：CN118488713A
公开(公告)日：2024-08-13
申请号：CN202410932266.3
申请日：2024-07-12
Applicant: 北京超弦存储器研究院
Abstract: 一种存储器及其访问方法、电子设备，涉及半导体技术领域，存储器包括：沿垂直于衬底堆叠的多层存储阵列，与多层存储阵列的行对应的多条公共字线，每层存储阵列包括阵列分布的多个存储单元、与该层对应的公共位线和与该层对应的公共板线、多条沿第二方向延伸的位线；其中，同层同列的存储单元连接同一条位线，同层的每条位线通过第一选通子电路连接到对应的公共位线；第一选通子电路根据第一选通控制线的控制连通或断开位线和公共位线；存储器还包括：存储单元连接到该存储单元所在的行对应的公共字线、所在的层对应的公共位线，存储单元的铁电电容器连接到存储单元所在的层对应的公共板线。本实施例实现了一种驱动电路简单的三维铁电存储器架构。
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公开(公告)号：CN118338675A
公开(公告)日：2024-07-12
申请号：CN202410751642.9
申请日：2024-06-12
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本发明涉及一种半导体结构及其制备方法、电子设备，半导体结构包括：基底；至少两层半导体层，于基底上间隔堆叠设置，且在基底上的正投影重叠，且半导体层包括至少一个沿第一方向延伸的半导体柱，半导体柱包括沟道部以及在第一方向上位于沟道部一侧的第一连接部；栅极结构，环绕沟道部设置，且相邻层栅极结构间隔设置；通孔结构，设置于半导体柱沿第一方向的一侧，连接第一连接部远离沟道部的一侧，且沿第二方向延伸至基底而连接至少两层半导体层的第一连接部，第二方向与第一方向相交；且，通孔结构包括位线结构以及源漏掺杂层，源漏掺杂层位于位线结构与第一连接部之间。本申请可以有提高三维存储器件中的各层存储单元的电学性能均一性。
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公开(公告)号：CN118201358A
公开(公告)日：2024-06-14
申请号：CN202410606499.4
申请日：2024-05-15
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，涉及半导体技术领域，包括：多层存储单元、贯穿多层的第一字线、第二字线和第三字线；第二字线和第三字线沿第二方向分布，存储单元包括沿第一方向分布的第一晶体管和第二晶体管；第一晶体管包括部分环绕第一栅电极的第一半导体层和设置在第一半导体层背离第一栅电极一侧的第二栅电极；不同层相同位置的第一栅电极垂直延伸且间隔分布；第一栅电极未被第一半导体层环绕的部分区域与第二晶体管的第二半导体层连接；第三字线形成有开口朝向第二字线的间隔分布的多个第一凹槽，第一凹槽分布有第二半导体层，第二字线形成有朝向第一凹槽的凸起。上述方案，可以无需选通晶体管实现一组存储单元的选通，简化工艺。
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公开(公告)号：CN117979690A
公开(公告)日：2024-05-03
申请号：CN202311789654.2
申请日：2023-12-22
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，所述半导体器件包括：垂直堆叠的第一晶体管和第二晶体管；第一晶体管包括：依次堆叠的第一电极、第二电极、第一半导体层和第一栅电极；所述第二晶体管包括：在第一栅电极背离衬底一侧依次堆叠的第三电极、第二半导体层、第二栅电极；第二半导体层连接第三电极和第一栅电极；其中，第一半导体层、第二半导体层包括延伸方向与衬底交叉的半导体子层，以及，平行于衬底方向延伸的两个半导体子层。本实施例提供的方案，第一半导体层便于使用非富氧环境的沉积工艺形成，避免晶体管的源漏电极氧化，可以形成良好的欧姆接触，降低接触电阻。
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